KR100546961B1 - 감지된 신호를 변환하는 방법 및 장치 - Google Patents

감지된 신호를 변환하는 방법 및 장치 Download PDF

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Abstract

감지된 신호를 소망 형식의 전기적 신호로 변환하는 방법이 제공되는데, 감지블록의 공통 입력단자에 입력신호를 제공하는 단계를 포함한다. 이 방법은 입력신호를 인가하는 것에 응답하여 감지블록으로부터 감지된 신호를 수신하는 단계를 포함한다.
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감지, 변환, 커패시터, FPD, 페이즈, 클록, 적분, 비교

Description

감지된 신호를 변환하는 방법 및 장치{CONVERTING SENSED SIGNALS}
본원발명은, 일반적으로, 가속 및 압력과 같은 감지된 신호를 소망 형식의 전기적 신호로 변환하는 것에 관한 것이다.
충격감지기와 같은 감지기는 충돌 동안 승객을 보호하기 위한 자동차 에어백 시스템과 같이 다양한 응용분야에서 사용될 수 있다. 충격감지기는, 예를 들어, 듀얼 용량성 감지소자 또는 싱글 용량성 감지소자와 같은 다양한 감지소자를 채용할 수 있다. 듀얼 용량성 감지소자와 인터페이싱하는 감지회로는, 감지회로의 차동특성에 부분적으로 기인하여, 전자계 간섭 잡음 또는 전원 잡음과 같은 잡음에 덜 약하다. 그러한 차동 감지회로는 잡음에 영향을 덜 받지만, 다소 비싼 경향이 있다.
좀 더 비용절감적인 것으로서는, 싱글 용량성 감지소자와 전형적으로 인터페이싱하는 싱글-엔디드 회로를 사용하는 것이다. 그러나, 싱글-엔디드 회로는 잡음에 영향을 더 받는 경향이 있는 것이 일반적이다.
따라서, 감지된 신호를 소망 형식의 전기적 신호로 변환하기 위해 잡음에 영향을 덜 받을 수 있는 비용절감적인 방식이 필요하다.
도 1은 본원발명의 일실시예에 따른 구속시스템의 도식화된 블록선도,
도 2는 일실시예에서, 도 1의 구속시스템에서 구현될 수 있는 감지회로의 개략도,
도 3은 본원발명의 일실시예에 따라, 도 2의 감지회로에서 사용된 클록 신호가 도시되어 있는 타이밍선도,
도 4는 본원발명의 일실시예에 따라, 도 2의 감지회로의 선택된 노드의 전압 및 천이 그래프.
동일개소가 동일 참조부호로 식별되는 첨부도면과 연관하여 이하의 상세한 설명을 참조함으로써 본원발명이 이해될 수 있다.
도 1은 본원발명의 일실시예에 따른 구속시스템(10)의 도식화된 블록선도이다. 구속시스템(10)은, 예를 들어 충돌 동안 승객을 보호하기 위해, 자동차에서 채용될 수 있다. 일실시예에 있어서, 구속시스템(10)은 활성화될만한 충격사건의 경우에 에어백을 자동으로 전개할 수 있다.
구속시스템(10)은 제어유닛(15), 감지회로(20), 및 전개블록(25)을 포함할 수 있다. 일실시예에 있어서, 제어유닛(15)은 프로세서일 수 있다. 일실시예에 있어서, 감지블록(20)은 예를 들어 급가속 또는 급감속을 나타낼 수 있는 펄스밀도신호를 제공할 수 있다. 일실시예에 있어서, 감지회로(20)의 출력에 기초하여, 전개블록(25)은 에어백의 전개와 같은 조치를 필요로 하는 활성화될만한 충격사건이 발생하였는지를 판정할 수 있다. 일실시예에 있어서, 활성화될만한 충격사건이 발생하면, 전개블록(25)은 라인(30)상에 활성화신호를 제공할 수 있다.
도 2는 도 1의 감지회로(20)의 일실시예의 개략도이다. 감지회로(20)의 사용은 구속시스템(10)에 국한되는 것이 아니라, 감지된 신호를 다른 형식의 전기적 신호(예를 들어 디지털 신호)로 변환하는 것이 유용하거나 소망되는 다양한 응용분야 중 임의의 일분야에서 감지회로(20)는 채용될 수 있다.
일실시예에 있어서, 감지회로(20)는 입력블록(217), 감지블록(220), 및 변환블록(225)을 포함한다. 이하 더 상세히 설명될 바와 같이, 감지회로(20)는, 본원발명의 일실시예에 따라, 미리 선택된 전압이 감지회로(20)의 감지블록(220) 및 다른 노드에 인가될 때 감지블록(220)으로부터의 출력신호를 디지털 신호로 변환한다.
일실시예에 있어서, 도 3에 도시된 바와 같이, 2개의 오버래핑하지 않는 클록, UN(유니티) 및 INT(인터그레이트)가 감지회로(20)를 클록킹하도록 사용된다. 일실시예에 있어서, UN 클록 사이클 동안, 감지회로(20)의 선택된 노드는, 도 3에 도시된 바와 같이, VCM 전압레벨과 같은 소정 레벨로 설정된다. 일실시예에 있어서, 감지회로(20)는 UN 클록으로 시작하여 클록킹된다. 도 3에는, 이하 더 상세히 설명될 바와 같이, 감지회로(20)의 출력인 출력신호(OUT)가 도시되어 있다.
다시 도 2를 보면, 도시된 실시예에 국한되는 것은 아니지만, 감지블록(220)은 공통 노드에 접속된 2개의 커패시터(CA 및 CB)를 포함한다. 커패시터(CA )를 통한 상향 화살표는, 일실시예에 있어서, 가속을 표현할 수 있는 입력에 응답하여 CA의 커패시턴스가 증가할 수 있다는 것을 나타낸다. 여기서 사용되는 "가속"이라는 용어는, 일실시예에 있어서, 감속을 포함할 수 있다. 커패시터(CB)를 통한 하향 화살표는 입력신호에 응답하여 CB의 커패시턴스가 감소할 수 있다는 것을 나타낸다. 일실시예에 있어서, 감지블록(220)은, 가속 감지시에, 변환블록(225)에 출력신호를 제공한다. 일실시예에 있어서, 감지블록(220)은 1개의 입력단자(222) 및 2개의 출력단자(224, 226)를 갖는다. 일실시예에 있어서, 입력단자(222)는 커패시터(CA 및 CB)에 공통 노드이다.
일실시예에 있어서, 변환블록(225)은 래치(234)에 순차적으로 연결될 수 있는 비교기(231)에 연결된 적분기(228)를 포함한다. 도시된 실시예에서, 피드백 커패시터(CFN 및 CFP)와 함께 차동연산증폭기(연산증폭기; 237)는 적분기(228)를 형성한다. 일실시예에 있어서, 연산증폭기(237)에 인가된 직류(DC) 전압(VCM)은 적분기(228)의 공통-모드 레벨을 설정한다. 일실시예에 있어서, 전압(VCM)은 예를 들어 5볼트일 수 있는 전원전압의 3분의 1 또는 4분의 1일 수 있다.
일실시예에 있어서, 적분기(228)는 적분기(228)의 입력단자(238, 241)가 전압(VCM)레벨에서 본질적으로 일정하게 유지되는 방식으로 구성된다. 일실시예에 있어서, 적분기(228)의 출력단자(246, 248)는, UN 클록 사이클 동안, 전압(VCM)레벨에서 본질적으로 일정하게 유지된다. 일실시예에 있어서, 적분기(228)의 입력단자(238, 241)는 감지블록(220)의 각각의 출력단자(224, 226)에 연결되어 있다. 일실시예에 있어서, 하나 이상의 본드 와이어는 변환블록(225)의 적분기(228)에 감지블록(220)을 접속시키도록 사용될 수 있다.
피드백 커패시터(CFN)는 적분기(228)의 입력단자(238)와 출력단자(246)의 사이에 연결될 수 있다. 피드백 커패시터(CFP)는 적분기(228)의 입력단자(241)와 출력단자(248)의 사이에 연결될 수 있다.
일실시예에 있어서, 적분기(228)는 2개의 스위치(252, 253)를 포함한다. 일실시예에 있어서, INT 클록 페이즈 또는 사이클(도 3 참조) 동안, 스위치(252)는 "INT"(즉, 위)위치에 있고, UN 페이즈 동안, 스위치(252)는 "UN"(즉, 아래)위치에 있다. 마찬가지로, 일실시예에 있어서, INT 페이즈 동안, 스위치(253)는 "INT"위치에 있고, UN 페이즈 동안, 스위치(253)는 "UN"위치에 있다.
적분기(228)의 출력단자(246, 248)는 비교기(231)의 각각의 입력단자에 연결되어 있다. 일실시예에 있어서, 비교기(231)는 적분기(228)의 출력단자(246, 248)간 전압차가 양이면 디지털 "1", 음이면 디지털 "0"인 출력신호를 제공한다. 적분기(228)의 차동출력전압(즉, 출력단자(246)에서의 전압―출력단자(248)에서의 전압)은 VOD로 표시된다.
일실시예에 있어서, 비교기(231)의 출력은 래치(234)에 제공된다. 일실시예에 있어서, 래치(234)는 INT 클록 페이즈의 각각의 하강에지에서(도 3 참조) 입력단자에서의 "0" 또는 "1"을 출력단자로 전송한다. 래치(234)의 출력신호(OUT)는 입력블록(217)의 스위치(이하 논의됨)로 피드백되는 디지털 비트 스트림일 수 있다. 일실시예에 있어서, 래치(234)의 출력은 감지회로(20)의 출력이다. OUT신호에서의 1의 밀도는 감지블록(220)으로의 입력신호의 진폭의 크기를 나타내는 것일 수 있다. 즉, OUT신호가 1을 하나도 포함하지 않는다면, 예를 들어, 감지블록(220)에 도달하는 입력신호(즉, 가속)는 그 범위의 로우 엔드에 있을 수 있다. 다른 한편으로, OUT신호가 전부 1을 포함한다면, 감지블록(220)의 입력신호는 그 범위의 하이 엔드에 있을 수 있다. 클록 사이클의 대략 50%에서 1을 포함하는 OUT신호는, 예를 들어, 감지블록(220)으로의 입력신호가 범위의 중앙에 있을 수 있다는 것을 표현한다.
일실시예에 있어서, 3개의 기준전압(VREF1, VREF2, 및 GROUND)은 입력블록(217)을 통하여 다양한 노드에서 감지회로(20)에 인가된다. 일실시예에 있어서, VREF2는 감지회로(20)의 전원전압(도시되지 않음)과 대략 동일할 수 있다. 일예로서 전원전압은, 예를 들어, 5볼트일 수 있다. 일실시예에 있어서, VREF1은 VREF2의 대략 20%일 수 있고, 따라서, 예를 들어, VREF2가 5볼트라면, 그때 VREF1은 1볼트일 수 있다.
일실시예에 있어서, 감지회로(20)는 교정전압(VCAL1 및 VCAL2)으로 교정될 수 있다. 어떤 경우에 있어서는, 엄격한 허용도로 감지블록(220)을 제조하는 것이 어려울 수 있다. 그러한 때, 감지회로(20)는 감지회로(20)가 조립된 후에 교정동작 동안 전압(VCAL1 및 VCAL2)을 조정함으로써 교정될 수 있다. 교정 동안, 전압(VCAL1 및 VCAL2)은 감지회로(20)의 감도 및 오프셋 교정 파라미터를 소망의 명세 범위내로 하는 값으로 설정될 수 있다. 교정 후에, 전압(VCAL1 및 VCAL2)은 감지회로(20)의 수명 동안 고정되어 있을 수 있다.
일실시예에 있어서, 감지회로(20)의 저장유닛(235)은 전압(VCAL1 및 VCAL2)을 디지털 형식으로 저장할 수 있다. 저장유닛(235)은 전기적으로 소거가능한 프로그래밍가능한 리드-온리 메모리(EEPROM), 퓨즈-블로잉 메모리, 또는 제너-잽핑 메모리와 같은 비휘발성 프로그래밍가능한 메모리일 수 있다.
도 2에 도시된 바와 같이, 도시된 실시예에서의 입력블록(217)은 UN, INT, 및 OUT 디지털 신호에 의해 동작되는 7개의 스위치(270-276)를 포함한다. 일실시예에 있어서, 스위치(270-274)는 UN신호가 하이일 때(도 3 참조) "UN"으로 라벨링된 노드에 접속되고, INT신호가 하이일 때 "INT"로 라벨링된 노드에 접속된다. 일실시예에 있어서, 스위치(275-276)는 감지회로(20)의 출력이 로우일 때 ("OUT=0"이라 라벨링된) 상부 노드에 접속되고, 감지회로(20)의 출력이 하이일 때 ("OUT=1"이라 라벨링된) 하부 노드에 접속된다.
UN 및 INT 클록 페이즈 동안, 스위치(270)는 전압(VCAL1 및 VREF1)을 각각 수신할 수 있다. 일실시예에 있어서, 스위치(270)의 출력단자는 스위치(275)의 제 1 입력단자에 연결된다. UN 및 INT 클록 페이즈 동안, 스위치(271)는 전압(VREF1 및 VCAL2)을 각각 수신할 수 있다. 일실시예에 있어서, 스위치(271)의 출력단자는 스위 치(275)의 제 2 입력단자에 연결된다. 일실시예에 있어서, 스위치(275)의 출력단자는 감지회로(20)의 노드(240)에 연결되어 있다.
UN 및 INT 클록 페이즈 동안, 스위치(273)는 전압(VREF1 및 VCAL1)을 각각 수신할 수 있다. 일실시예에 있어서, 스위치(273)의 출력단자는 스위치(276)의 제 1 입력단자에 연결된다. UN 및 INT 클록 페이즈 동안, 스위치(274)는 전압(VCAL2 및 VREF1)을 각각 수신할 수 있다. 일실시예에 있어서, 스위치(274)의 출력단자는 스위치(276)의 제 2 입력단자에 연결된다. 스위치(276)의 출력단자는 감지회로(20)의 노드(242)에 연결되어 있다.
UN 및 INT 클록 페이즈 동안, 스위치(272)는 GROUND 및 VREF2에 각각 연결될 수 있다. 따라서, 일실시예에 있어서, UN 클록 페이즈 동안, 감지블록(220)의 입력단자(222)는 GROUND에 연결된다. 일실시예에 있어서, INT 클록 페이즈 동안, 전압(VREF2)이 감지블록(220)의 입력단자(222)에 인가된다. 일실시예에 있어서, 도 2에서 알 수 있는 바와 같이, 감지블록(220)의 커패시터(CA 및 CB)의 공통 입력단자(222)에 동일한 입력신호(즉, VREF2 또는 GROUND 전압레벨)가 인가된다.
일실시예에 있어서, 입력 커패시터(CN)는 적분기(228)의 입력단자(238)와 노드(240)의 사이에 연결되고, 입력 커패시터(CP)는 적분기(228)의 입력단자(241)와 노드(242)의 사이에 연결되어 있다. 일실시예에 있어서, 감지블록(220)의 커패시 터(CA 및 CB) 및 입력 커패시터(CN 및 CP)는 감지블록(220)의 입력단자(222)에서 및 노드(240, 242)에서의 전압변동에 응답하여 INT 클록 페이즈 동안 적분기(228)의 피드백 커패시터(CFN 및 CFP)에 전하를 배송한다(또는 그로부터 전하를 추출한다). 스위치(270-274)는, 예를 들어 스위치(270-274)가 UN위치로부터 INT위치로 변동될 때, 감지블록(220)의 입력단자(222) 및 노드(240, 242)에서의 전압변동을 일으킬 수 있다.
감지회로(20)의 동작은 이하 설명된다. 일실시예에 있어서, UN 클록 페이즈 동안, 연산증폭기(237)는 연산증폭기(237)의 출력단자(246, 248) 및 입력단자(238, 241)에서의 전압이 공통-모드 전압(VCM)의 레벨에 있는 것을 의미하는 유니티-이득 피드백 구성으로 스위칭된다. 또한, 일실시예에 있어서, UN 페이즈 동안, 감지블록(220)의 입력단자(222) 및 노드(240, 242)상의 전압은 OUT신호의 값에 의해 결정된 레벨로 된다. 일실시예에 있어서, OUT신호의 값은 이전의 INT 페이즈의 엔드에서의 VOD(적분기의 차동출력전압)의 극성에 의존한다. 일실시예에 있어서, UN 페이즈는 감지회로(20)에서의 전압레벨이 정적레벨로 안정되게 하도록 충분한 지속시간이어야 한다. 일실시예에 있어서, 지속시간은 1마이크로초일 수 있다.
일실시예에 있어서, UN 클록 페이즈가 종료될 때, 스위치(270-274 및 252-253)는 개방되고, 그후 INT 페이즈 접속으로 닫힌다. INT 클록 페이즈 동안, 일실시예에 있어서, 피드백 커패시터(CFN 및 CFP)는 연산증폭기(237) 주위에 접속된다. 일실시예에 있어서, 피드백 커패시터(CFN 및 CFP)는 이전의 INT 페이즈로부터의 적분된 전하의 결과로서 저장된 전압을 여전히 갖는다.
상기한 바와 같이, 입력 커패시터(CN 및 CP) 및 감지소자 커패시터(CA 및 CB) 모두는 스위치(270-274)의 위치변동에 응답하여 피드백 커패시터(CFN 및 CFP)에 전하를 배송한다(또는 그로부터 전하를 추출한다). 전압의 일부 또는 전부가 INT 페이즈의 엔드에서 본질적으로 정적인 값으로 안정될 때, VOD의 값은 새로운 값으로 변동되었을 수 있다. 이러한 새로운 값이 양이라면, 그 때 OUT신호는 다음 클록 사이클 동안 "1"일 수 있다. 새로운 값이 음이라면, 그 때 OUT신호는 다음 클록 사이클 동안 "0"일 수 있다.
일실시예에 있어서, OUT신호를 스위치(275-276)에 제공하는 것은 OUT신호가 상태를 변동시키게 하려는 방향으로(즉, 0으로부터 1로, 또는 그 역으로) (INT 페이즈에서) 적분기(228)의 출력전압(VOD)이 변동되게 한다. 다시 말하면, 소정 클록 사이클에서의 VOD가 양이면, 그때 다음 클록 사이클에서 그것은 더 적은 양이거나 음일 수 있다. 소정 클록 사이클에서의 VOD가 음이면, 그때 다음 클록 사이클에서 그것은 더 적은 음이거나 양일 수 있다.
일실시예에 있어서, 입력여기에 대한 감지블록 차동 커패시턴스의 응답인 값(CA―CB)은 각각의 클록 사이클에서 적분기(228)에 배송된 전하 패킷의 사이즈에 영향을 줄 수 있고, 결국, 1을 배송하는 OUT신호 클록 사이클의 비율에 영향을 줄 수 있다. 일실시예에 있어서, 비펄스밀도(FPD; fractional pulse density)는 감지회로(20)의 출력신호의 값이다. 일실시예에 있어서, FPD는, 클록 주파수에 의해 나누어진, 하이 출력값을 갖는 초 당 클록주기의 수로서 정의된다.
일실시예에 있어서, 트리거링하지 않는 사건 동안(즉, 가속, 압력 등에서의 급변동이 없음), 감지회로(20)의 출력은 일련의 교번 1 및 0일 수 있다. 일실시예에 있어서, 트리거링 사건의 경우에는(즉, 급가속의 존재), 감지블록(220)내의 커패시터(CB)의 커패시턴스에서의 감소 및 커패시터(CA)의 커패시턴스에서의 증가가 있을 수 있다. 일실시예에 있어서, 이러한 차동 커패시턴스(CA―CB)는 선택된 시간 간격 동안 감지회로(20)가 0보다 더 많은 1을 출력하게 할 수 있다.
이제 도 4를 보면, OUT신호의 2개의 값에 대하여, 감지회로(20)의 다양한 노드에 인가될 수 있는 전압레벨 및 천이의 그래프가 일실시예에서 도시되어 있다. 일실시예에 있어서, OUT신호가 "0"일 때는, 적분기(228)의 이전 INT 페이즈의 엔드에서의 차동 출력전압의 값(즉, VOD[n-1])이 0보다 작다는 것을 나타낸다. 일실시예에 있어서, 감지회로(20)의 노드(222, 240, 및 242)에 대하여, 화살표의 꼬리는 UN 페이즈 동안의 전압레벨을 표현하고, 화살표의 머리는 INT 페이즈 동안의 전압레벨을 표현한다. 일실시예에 있어서, 실제의 전압천이는 INT 클록 페이즈 동안 발생할 수 있고; 일실시예에 있어서, UN 페이즈 동안 인가된 전압은 전압천이에 대한 시작 포인트로서 보여질 수 있다.
도 4에 도시된 바와 같이, OUT신호가 "0"이면, 그때 현재의 클록 사이클에서 노드(242)에서의 전압은 유니티(UN) 클록 페이즈 동안 VREF1의 레벨로 될 수 있고, 그후 인터그레이트(INT) 클록 페이즈 동안 VCAL1의 레벨로 될 수 있다(라인 410). 마찬가지로, 노드(240)에서의 전압은 INT 페이즈 동안 VCAL1으로부터 VREF1으로 천이될 수 있다(라인 420). 이들 전압천이는 예를 들어 도 2 및 도 3을 참조하여 검증될 수 있다. OUT신호가 "1"일 때, 노드(242)에서의 전압은 VCAL2로부터 VREF1 으로 천이될 수 있고(라인 435), 노드(240)에서의 전압은 VREF1으로부터 VCAL2로 천이될 수 있다(라인 440).
도 4를 참조하여 알 수 있는 바와 같이, 일실시예에 있어서, 감지소자(220)의 입력단자(222)에서의 전압은 OUT신호의 값과 독립하여 모든 클록 사이클에서 GROUND로부터 VREF2로 천이될 수 있다(라인 442, 445).
일실시예에 있어서, 상기 선택된 전압을 감지회로(20)에 인가하는 것은 이하 더 상세히 설명되는 바와 같이 소망의 FPD 전달함수의 결과를 초래할 수 있다. 감지회로(20)의 FPD는 이하와 같이 유도될 수 있다:
OUT=0인 클록 사이클 동안, 노드(242 및 222)에서의 전압천이에 의해 노드(241)로(및 결국 피드백 커패시터(CFP)로) INT 페이즈(또는 클록)에서 배송된 전하는 다음의 식(1)에 의해 정의될 수 있다:
QLP＝CP(VDG/2－VDIF/2)＋CA(VREF2) (1)
단, VDIF는 2개의 교정전압간 차(즉, VCAL2－VCAL1)를 표현하고 VDG /2는 2개의 교정전압의 평균과 VREF1간 차(즉, VDG/2 ＝ (VCAL1＋VCAL2)/2 －VREF1)를 표현한다.
OUT=0인 클록 사이클 동안, 노드(240 및 222)에서의 전압천이에 의해 노드(238)로부터(및 피드백 커패시터(CFN)로부터) INT 페이즈 동안 추출된 전하는 다음의 식(2)에 의해 정의될 수 있다:
QLN＝CN(VDG/2－VDIF/2)－CB(VREF2) (2)
다음의 식(3)에서 정의된 바와 같이, 위 전하의 배송 및 추출은 적분기(228)의 출력이 INT 클록 페이즈 동안 변동되게 한다:
ΔVODL＝[CP(VDG/2－VDIF/2)＋CA(VREF2)]/C FP＋[CN(VDG/2－VDIF/2)－CB(VREF2)]/C FN (3)
단, ΔVODL은 OUT신호가 로우일 때 적분기 출력전압에서의 변동이다.
일실시예에 있어서, CP=CN=CIN 및 CFP=CFN=CF 라고 하면, 식(3)은 다음과 같이 된다:
ΔVODL＝[(2CIN)(VDG/2－VDIF/2)＋(CA－CB )(VREF2)]/CF (4)
OUT=1인 클록 사이클 동안, 적분기(228)의 출력은, 다음의 식(5)에 나타난 바와 같이, 마찬가지로 결정될 수 있다:
ΔVODH＝[-(2CIN)(VDG/2＋VDIF/2)＋(CA－CB )(VREF2)]/CF (5)
일실시예에 있어서, 비펄스밀도는 식(6)에 의해 위 출력전압변동과 관련될 수 있다:
FPD＝[1/(1-ΔVODH/ΔVODL)] (6)
식(4) 및 식(5)를 식(6)에 대입한 후 간단히 하면 다음의 식(7)을 얻는다:
FPD＝1/2－(1/2)VDIF/VDG＋(CA－CB)VREF2/(2VDG CIN) (7)
식(7)에 기초하여, FPD는 다음의 식(8)에 나타난 바와 같이 일반화될 수 있다:
FPD＝B＋G[CA－CB] (8)
단, B＝1/2－(1/2)VDIF/VDG, G＝VREF2/(2VDGCIN)
일실시예에 있어서, 식(7) 및 식(8)은 감지회로(20)가 어떻게 교정될 수 있는지를 보여준다. 일실시예에 있어서, 감도 교정 값은 VDG를 변경함으로써 조정될 수 있는데, 2개의 교정전압을 함께 올리거나 낮추는 것을 수반할 수 있다. VDG를 조정하는 것은 식(8)에서의 "G"를 증가시키거나 감소시킬 수 있다. 일실시예에 있어서, 감도 값의 설정시에, 오프셋 교정 값은 VDIF를 변동시킴으로써 조정될 수 있는데, 반대방향으로 교정전압을 올리거나 낮추는 것을 수반할 수 있다. VDIF를 변동시키는 것은 식(8)에서의 "B"를 증가시키거나 감소시킬 수 있다.
본원발명의 하나 이상의 실시예는 제조시 비용이 절감될 수 있고 또한 잡음에 영향을 덜 받는다. 하나 이상의 실시예에서의 감지회로(20)는 듀얼 감지소자보다 덜 비싼 싱글 감지소자를 채용할 수 있기 때문이 비용이 절감된다. 또한, 본원 발명의 하나 이상의 실시예는 제조 동안 본드패드 및/또는 와이어본드를 더 적게 필요로 한다. 일실시예에 있어서, 거친 교정은 금속 마스크로 입력 커패시터(CP 및 CN)를 조정함으로써 감지회로(20)상에서 수행될 수 있다.
본원발명은 교시의 이점을 갖는 다르지만 등가인 방식으로 수정 및 실시될 수 있으므로 상기 특정 실시예는 예시일 뿐임이 당업자에게 명백하다. 또한, 이하의 청구항에서 설명되는 바와 같은 것 이외에 어떠한 제한도 설계 및 구조의 상세에 의도되는 것이 아니다. 따라서, 상기 특정 실시예는 수정 또는 변경될 수 있고 그러한 모든 변형예는 본원발명의 범위 및 사상내에 있는 것으로 생각된다. 따라서, 보호받고자 하는 것은 이하의 청구항에서 설명되는 바와 같다.

Claims (30)

  1. 감지블록의 입력단자에 입력신호를 인가하는 입력블록; 및
    입력신호에 응답하여 감지블록으로부터 감지된 신호를 수신하는 변환블록;을 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 상기 변환블록은 감지된 신호에 기초하여 출력신호를 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서, 상기 변환블록은 가속을 나타내는 비펄스밀도를 갖는 신호를 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서, 상기 입력블록은 제 1 클록 페이즈 동안 입력단자에 제 1 신호를 인가하고 제 2 클록 페이즈 동안 입력단자에 제 2 신호를 인가하도록 연결되어 있는 것을 특징으로 하는 장치.
  5. 제 1 항에 있어서, 상기 변환블록은 감지된 신호를 적분하여 제 1 출력신호 및 제 2 출력신호를 제공하도록 구성되어 있는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서, 더욱 상기 변환블록은 제 1 출력신호와 제 2 출력신호를 비교하여 출력신호를 제공하도록 구성되어 있는 것을 특징으로 하는 장치.
  7. 제 6 항에 있어서, 상기 변환블록은 출력신호를 입력블록에 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  8. 제 1 항에 있어서, 상기 입력블록은 제 1 입력 커패시터 및 제 2 입력 커패시터를 포함하고, 상기 입력블록은 제 1 입력신호를 제 1 입력 커패시터를 통하여 변환블록에 제공하고 제 2 입력신호를 제 2 입력 커패시터를 통하여 변환블록에 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  9. 제 8 항에 있어서, 상기 입력블록은 제 1 커패시터를 통하여 제 1 입력신호를 제공하고 제 2 커패시터를 통하여 제 2 입력신호를 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  10. 제 1 항에 있어서, 장치에 인가하기 위한 하나 이상의 전압 값을 저장하는 저장유닛을 더 포함하는 것을 특징으로 하는 장치.
  11. 감지블록의 입력단자에 입력신호를 제공하는 단계;
    입력신호를 제공하는 것에 기초하여 감지블록으로부터 감지된 신호를 수신하는 단계; 및
    감지된 신호에 기초하여 신호를 제공하는 단계;를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 감지된 신호에 기초하여 디지털 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서, 가속을 나타내는 비펄스밀도를 갖는 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서, 제 1 클록 페이즈 동안 입력단자에 제 1 신호를 제공하고 제 2 클록 페이즈 동안 입력단자에 제 2 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 오버래핑하지 않는 클록 사이클 동안 입력단자에 제 1 신호 및 제 2 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 감지된 신호를 적분하여 제 1 출력신호 및 제 2 출력신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 제 1 출력신호와 제 2 출력신호를 비교하여 출력신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 출력신호에 적어도 부분적으로 기초하여 제 1 신호 및 제 2 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 감지블록의 제 1 커패시터와 제 2 커패시터의 단자에 입력신호를 제공하는 입력블록; 및
    입력신호를 인가하는 것에 응답하여 감지블록으로부터 감지된 신호를 수신하는 변환블록;을 포함하는 것을 특징으로 하는 장치.
  20. 제 19 항에 있어서, 상기 변환블록은 감지된 신호에 기초하여 디지털 신호를 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  21. 제 19 항에 있어서, 상기 입력블록은 제 1 클록 페이즈 동안 입력단자에 제 1 신호를 인가하고 제 2 클록 페이즈 동안 입력단자에 제 2 신호를 인가하도록 연결되어 있는 것을 특징으로 하는 장치.
  22. 제 19 항에 있어서, 상기 입력블록은 제 1 입력 커패시터 및 제 2 입력 커패시터를 포함하고, 입력블록은 제 1 입력 커패시터를 통하여 변환블록에 제 1 입력신호를 제공하고 제 2 입력 커패시터를 통하여 변환블록에 제 2 입력신호를 제공하도록 연결되어 있는 것을 특징으로 하는 장치.
  23. 제 19 항에 있어서, 상기 변환블록은
    감지블록으로부터 감지된 신호를 수신하여 적분된 신호를 산출하는 적분기;
    적분된 신호를 수신하여 출력신호를 제공하는 비교기; 및
    출력신호를 수신하여 래칭된 출력신호를 제공하는 래치를 포함하는 것을 특징으로 하는 장치.
  24. 제 19 항에 있어서, 장치에 인가하기 위한 하나 이상의 전압 값을 저장하는 저장유닛을 더 포함하는 것을 특징으로 하는 장치.
  25. 감지블록의 입력단자에 입력신호를 인가하고, 입력신호를 인가하는 것에 응답하여 감지블록으로부터 감지된 신호를 수신하고, 감지된 신호에 적어도 부분적으로 기초하여 출력신호를 제공하는 감지회로; 및
    감지회로로부터의 출력신호에 적어도 부분적으로 기초하여 활성화신호를 제공하는 전개블록;을 포함하는 것을 특징으로 하는 구속시스템.
  26. 제 25 항에 있어서, 상기 전개블록은 에어백을 활성화하는 활성화신호를 제공하도록 연결되어 있는 것을 특징으로 하는 구속시스템.
  27. 제 25 항에 있어서, 상기 감지회로는 복수의 오버래핑하지 않는 클록에 의하여 클록킹되도록 연결되어 있는 것을 특징으로 하는 구속시스템.
  28. 제 25 항에 있어서, 상기 감지회로는 디지털 신호를 제공하도록 구성되어 있는 것을 특징으로 하는 구속시스템.
  29. 제 25 항에 있어서, 상기 감지회로는 가속을 나타내는 비펄스밀도를 갖는 신호를 제공하도록 연결되어 있는 것을 특징으로 하는 구속시스템.
  30. 제 25 항에 있어서, 감지회로에 인가하기 위한 하나 이상의 전압 값을 저장하는 저장유닛을 더 포함하는 것을 특징으로 하는 구속시스템.
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