KR100541826B1 - 작은폭/길이비율을갖는폐쇄된트랜지스터 - Google Patents
작은폭/길이비율을갖는폐쇄된트랜지스터 Download PDFInfo
- Publication number
- KR100541826B1 KR100541826B1 KR1019980025393A KR19980025393A KR100541826B1 KR 100541826 B1 KR100541826 B1 KR 100541826B1 KR 1019980025393 A KR1019980025393 A KR 1019980025393A KR 19980025393 A KR19980025393 A KR 19980025393A KR 100541826 B1 KR100541826 B1 KR 100541826B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- transistor
- drain
- source
- region
- Prior art date
Links
- 238000002955 isolation Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 description 11
- 239000000758 substrate Substances 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
작은 폭/길이 비율로 되는, 양호하게 제어된 폭 및 길이 차원을 달성하기 위해 소스 및 드레인 주위에 폴딩된 게이트 컨덕터를 갖는 트래지스터가 개시되었다.
Description
본 발명은 반도체 디바이스에 관한 것으로, 더욱 상세히는 양호하게 한정된 임계전압 및 작은 폭/길이(W/L; width/length) 비율을 갖는 트랜지스터에 관한 것이다.
디바이스 제조에서, 절연층, 반도체층 및 도전층은 웨이퍼 또는 기판상에 형성된다. 상기 층들은 트랜지스터, 커패시터 및 레지스터와 같은 디바이스를 형성하는, 피쳐(feature) 및 공간을 생성하기 위해 패터닝된다. 이후에 이들 디바이스는 원하는 전기적 기능을 달성하기 위해 상호연결되며, 최종적으로 집적회로(ICs) 또는 칩이 된다.
도 1a를 참조하면, 종래의 트랜지스터 레이아웃 또는 구조가 도시되어 있다. 도시된 바와 같이, 트랜지스터의 액티브 영역은 게이트(140), 소스(135) 및 드레인(136)을 포함한다. 비교적 얇은 절연층이 고농도로 도핑된 영역인 소스와 드레인 사이의 게이트 아래에 형성된다. 절연층은 게이트 산화물로서 참조된다. 게이트 임계 전압(VT)을 초과하는 전압을 게이트에 인가함으로써 게이트 하부에 도전성 채널을 형성된다. 도전성 채널은 소스와 드레인을 연결하여, 전류가 흐를 수 있게 한다.
채널의 폭 대 길이의 비율(W/L)은 소스로부터 드레인으로 흐르는 전류량을 결정한다. 상기 비율이 클수록 전류는 더 많이 흐른다. 따라서, 트랜지스터의 길이와 폭은 소망하는 W/L 비율을 달성하기 위한 설계 파라미터 및 요구조건에 따라 좌우된다.
절연 영역(130)은 트랜지스터의 액티브 영역을 둘러싸 다른 디바이스와의 절연을 제공한다. 전형적으로 절연 영역은 비교적 두꺼운 실리콘 산화물(SiO2) 또는 기타 유전 물질을 포함한다. LOCOS 또는 섈로우 트렌치 절연(STI;shallow trench isolation)과 같은 다양한 형태의 절연부가 사용된다.
종래의 트랜지스터 레이아웃에서, 기생 트랜지스터 디바이스는 소스와 드레인 사이의 게이트와 절연 영역의 경계(180)에서 형성된다. 기생 디바이스는 STI 산화물과 게이트 산화물 사이의 전이 영역에서 산화물의 제어되지 않은 두께로 인해 형성된다. 추가의 기생 트랜지스터(190)는 도 1b에 도시된 바와 같이, 설계된 트랜지스터에 대해 병렬이다.
채널 상부의 산화물 두께가 명확하게 한정되지 않기 때문에, 기생 트랜지스터는 VTs로 한정된 불충분한 전압을 갖는다. 기생 트랜지스터는 병렬로 배치되기 때문에, 상기 불충분하게 한정된 VTs는 디바이스의 VT에서 전체적인 변동을 야기시킨다. 설계된 디바이스의 전체 VT의 변동은 특히 정밀한 트랜지스터 매칭 및 정확한 게이트 임계전압을 필요로 하는 차동 증폭기 또는 기준 전압 생성기와 같은 응용 분야에서 바람직하지 못하다.
기생 트랜지스터의 악영향을 방지하기 위해, 폐쇄(closed) 트랜지스터 디바이스가 사용되어 왔다. 폐쇄 트랜지스터에서는, 소스와 드레인 사이의 STI 접촉(border)이 방지된다. 전형적으로, 게이트는 액티브 영역에 위의 폐쇄 링으로서 구현된다. 게이트 하부에서 STI 에지를 방지하는 것이 불가능할지라도, STI 에지는 더 이상 상이한 전위를 갖는 영역(즉, 소스 및 드레인)을 연결하지 않는다. 따라서 어떠한 기생 코너 디바이스도 형성되지 않는다.
그러나, 종래의 폐쇄 트랜지스터 레이아웃은 4 이하의 작은 W/L 비율에 대해서는 적합치 않다. 몇몇 응용에서는 원하는 전류 조건을 달성하기 위해 작은 W/L 비율을 사용하기 때문에, 폐쇄 트랜지스터는 사용될 수 없다.
본 발명은 작은 W/L 비율을 갖는 폐쇄 트랜지스터에 관한 것이다. 이 트랜지스터는 상이한 전위를 갖는 트랜지스터의 영역과 STI 경계부와의 접촉을 방지하기 위해 소스 영역과 드레인 영역 주위에 폴딩된 게이트 컨덕터를 포함한다. 소스 영역과 드레인 영역 주위에서 게이트의 폴딩은 작은 W/L 비율이 달성되도록 양호하게 제어된 폭과 길이의 크기를 형성한다.
본 발명은 IC에 관한 것으로, 더욱 상세히는 작은 W/L 비율을 갖는 폐쇄 트랜지스터에 관한 것이다. IC는 전형적으로 반도체 웨이퍼상에서 병렬로 제조된다. 프로세싱이 완료된 후, 웨이퍼는 IC를 개별 칩으로 분리하기 위해 절단된다. 간략화를 위해, 본 발명은 메모리 디바이스와 같은 IC에서의 사용을 위한 폐쇄 트랜지스터와 관련하여 설명된다. 메모리 디바이스는 다이나믹 랜덤 액서스 메모리(DRAM), 동기식 DRAM(SDRAM)과 같은 RAM 또는 기타 메모리 IC를 포함한다. 주문형 IC(ASIC) 또는 논리 디바이스와 같은 기타 IC도 유용하다. 본 발명의 설명을 용이하게 하기 위해, 종래의 W/L 트랜지스터를 설명한다.
도 2를 참조로, 종래의 폐쇄 트랜지스터 레이아웃의 평면도가 도시된다. 도시된 바와 같이, 폐쇄 트랜지스터(201)는 기판(210) 표면상에 형성된다. 상기 트랜지스터가 형성되는 액티브 영역(215)이 기판에 형성된다. STI와 같은 절연 영역(230)은 IC내의 기타 디바이스로부터 트랜지스터를 절연시키기 위해 액티브 영역을 둘러싼다.
트랜지스터는 게이트(240)를 포함한다. 이 게이트는 액티브 영역(215)내에서 폐쇄 링 또는 루프로서 형성된다. 상기 액티브 영역 내부이면서 상기 루프의 내부 및 외부에는 각각 소스 영역(235) 및 드레인 영역(236)이다. 따라서 게이트는 소스 영역 및 드레인 영역을 서로 분리시킨다. 게이트의 하부는 적절한 전압이 게이트에 인가될 때 도전성 채널을 형성하는 게이트 산화물이고, 전류가 소스 및 드레인 사이에서 흐를 수 있게 한다.
도시된 바와 같이, 게이트의 일부분(244)은 STI와 중첩된다. 중첩 부분은 설계 제약으로 인해, 액티브 영역에 대한 게이트 접촉을 방지함에 따라, 상기 오버랩 부분에 접촉 개구부가 형성될 수 있게 한다. 결과적으로, STI는 중첩 부분(244)에서 게이트와 경계를 이룬다. 그러나 이 에지는 단지 동일 전위를 갖는 소스 영역만을 연결할 뿐이다. 동일전위를 갖는 영역만이 연결되기 때문에, 전류는 흐르지 않는다. 따라서 어떠한 기생 트랜지스터도 형성되지 않는다.
디바이스의 길이 및 폭은 게이트의 길이 및 폭을 변화시킴으로서 조절된다. 그러나 폐쇄 트랜지스터의 길이 및 폭은 폐쇄 루프를 설정하는데 요구되는 게이트의 만곡으로 인해 명확하게 한정되지는 않는다. 통상적으로, 디바이스 폭(W)은 내부 및 외부 에지(265 및 266)의 중앙부(260)의 둘레와 거의 동일하게 된다. 길이는 내부 에지(265)로부터 외부 에지(266)의 간격과 거의 동일하다.
종래의 폐쇄 트랜지스터의 단점은 작은 W/L 비율을 달성할 수 없다는 것이다. 도 3을 참조로, 약 4의 W/L 비율을 갖는 트랜지스터가 도시되어 있다. 도시된 바와 같이, 트랜지스터는 게이트 루프(340)의 내부에 위치된 매우 작은 드레인 영역(336)을 갖는 이상한 형상을 갖는다. 이러한 트랜지스터는 도 1에 도시된 바와 같은 통상적인 스트라이트 형태의 트랜지스터처럼 작용하지 않는다. 이는 상기 형상이 W 및 L에서 더욱 커다란 불분명함을 갖게 하기 때문이다. 물리적 게이트 길이(S로부터 D까지의 거리)는 게이트가 만곡하는 21/2×L까지의 길이이기 때문에 L의 유효 평균 결정은 어렵다. 마찬가지로, 드레인이 거의 사라지기 때문에, 평균둘레가 유효 트랜지스터 폭이 될 수 없기 때문에 W를 결정하는 것도 어렵다. 이것은 또한 표준 추출 도구가 이러한 레이아웃의 유효 W 및 L을 결정할 수 없기 때문에 레이아웃 검증 도구에 대해 곤란함을 야기시킨다. 큰 W/L 비율에 대해, W 및 L의 근사치는 충분히 정확하지만, 4 이하의 작은 W/L 비율에 대해선 문제가 생길 수 있다.
본 발명에 따라, 작은 W/L 비율을 갖춘 폐쇄 트랜지스터 레이아웃이 제공된다. 도 4는 본 발명의 예시적인 레이아웃의 평면도를 나타낸다. 도시된 바와 같이, 액티브 영역(415)은 실리콘 웨이퍼와 같은 기판(410)상에 제공된다. 예를들어, 갈륨 비소 또는 게르마늄과 같은 다른 기판도 유용하다. 기판은 통상적으로 제 1 도전성을 갖는 도펀트로 도핑된다. 기판은 원하는 전기적 특성 및 성능을 달성하기 위해 저농도 또는 고농도로 도핑된다. STI와 같은 절연 영역(430)이 액티브 영역을 둘러싼다. STI는 SiO2와 같은 유전물질을 포함한다.
액티브 영역내에 소스 영역(435) 및 드레인 영역(436)이 제공된다. 통상적으로, 상기 소스 영역 및 드레인 영역은 제 2 도전형을 갖는 도펀트로 고농도로 도핑된다. 일 실시예에서, 제 1 도전형은 p-형이고 제 2 도전형은 n-형이다. p-형 도펀트는 보론을 포함하고 n-형 도펀트는 비소 및 인을 포함한다.
게이트 컨덕터(440)가 액티브 영역 위에 제공된다. 게이트 컨덕터는 예를 들어 폴리실리콘(폴리)을 포함한다. 선택적으로, 폴리사이드가 게이트 컨덕터를 형성하는데 유용하다. 게이트는 소스 및 드레인이 STI 영역과 접촉하는 것을 효과적으로 방지하기 위해 소스 및 드레인을 둘러싸거나 그 둘레에서 폴딩된다. 게이트는 기생 레지스터의 형성을 방지하도록 STI와 충분히 중첩된다.
트랜지스터는 양호하게 제어된 W 및 L 크기를 갖는다. 도 4에 도시된 바와 같이, W는 드레인 또는 소스를 따르는 게이트의 크기이고, L은 드레인으로부터 소스까지의 게이트 길이이다. 도 3으로부터 명백하게, W 및/또는 L을 조절함으로써, 약 4 이하 바람직하게는 약 1 내지 4, 더욱 바람직하게는 약 1 내지 4인 W/L 비율이 획득될 수 있다. 본 발명에 따라, 약 1 이하의 W/L 비율을 갖춘 트랜지스터가 획득될 수 있다.
본 발명이 여러 예시적인 실시예를 참조하여 특정적으로 도시되고 설명되었을 지라도, 당업자에게는 본 발명의 범위 및 정신으로부터 벗어나지 않고 수정 및 변경이 행해질 수 있음이 인식될 것이다. 단순히 예로서, 본 발명의 특징구조의 크기 및 형태가 변경될 수 있다. 본 발명의 범위는 따라서 상기 설명을 참조하여서가 아니라 첨부된 특허청구범위의 전체 등가범위와 함께 상기 청구범위를 참조하여 결정되어야 한다.
상기와 같은 본 발명의 구성에 의해 양호하게 제어된 채널의 작은 폭 대 길이의 비율이 달성될 수 있다.
도 1a 및 도 1b는 종래의 트랜지스터 및 기생 디바이스의 구조를 도시하는 도.
도 2 및 도 3은 종래의 폐쇄 트랜지스터의 구조를 도시하는 도.
도 4는 본 발명의 대표적인 실시예의 구조를 도시하는 도.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
130,230,430 : 절연 영역 135,235,435 : 소스 영역
136,236,336,436 : 드레인 영역 140,240 : 게이트 영역
180 : 경계 190 : 기생 트랜지스터
201 : 폐쇄 트랜지스터 210 : 기판
215 : 액티브 영역 265 : 내부 에지
266 : 외부 에지 340 : 게이트 루프
415 : 액티브 영역 440 : 게이트 컨덕터
Claims (1)
- 집적 회로에 사용되는 폐쇄 트랜지스터로서,액티브 디바이스 영역을 둘러싸며 유전체를 포함하는 절연 영역 - 상기 액티브 디바이스 영역의 표면에 상기 트랜지스터가 형성됨 - ;상기 액티브 디바이스 영역과 중첩하는 게이트 ; 및상기 절연 영역과 상기 액티브 디바이스 영역 사이의 경계와 접촉되지 않게 상기 액티브 디바이스 영역내에 위치되는 소스 및 드레인을 포함하며,상기 소스 및 드레인은 상기 게이트에 의해 서로 분리되며 상기 게이트는 상기 소스 및 드레인 부근에서 폴딩되며, 상기 절연 영역은 섈로우 트렌치 절연(STI) 영역이며, 상기 트랜지스터는 약 1 이하의 W/L 비율을 가지며, 여기서 W는 상기 드레인 또는 소스를 따르는 상기 게이트의 크기이며 L은 상기 드레인으로부터 상기 소스까지의 상기 게이트 크기인 것을 특징으로 하는 폐쇄 트랜지스터.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US88531397A | 1997-06-30 | 1997-06-30 | |
| US08/885,313 | 1997-06-30 | ||
| US8/885,313 | 1997-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990007465A KR19990007465A (ko) | 1999-01-25 |
| KR100541826B1 true KR100541826B1 (ko) | 2006-06-01 |
Family
ID=25386626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025393A KR100541826B1 (ko) | 1997-06-30 | 1998-06-30 | 작은폭/길이비율을갖는폐쇄된트랜지스터 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0889530B1 (ko) |
| JP (1) | JPH1168091A (ko) |
| KR (1) | KR100541826B1 (ko) |
| CN (1) | CN1161843C (ko) |
| DE (1) | DE69804907T2 (ko) |
| HK (1) | HK1015547A1 (ko) |
| TW (1) | TW406315B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1501130A1 (en) * | 2003-07-21 | 2005-01-26 | STMicroelectronics S.r.l. | Semiconductor MOS device and related manufacturing method |
| US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US8635573B2 (en) * | 2011-08-01 | 2014-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a semiconductor device having a defined minimum gate spacing between adjacent gate structures |
| CN107516677A (zh) * | 2016-06-17 | 2017-12-26 | 上海新微科技服务有限公司 | 一种mos场效应晶体管 |
| CN109935636B (zh) * | 2019-03-11 | 2022-08-26 | 长江存储科技有限责任公司 | 晶体管及其形成方法、存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162630A (ja) * | 1994-06-15 | 1996-06-21 | Hyundai Electron Ind Co Ltd | 半導体素子の高電圧トランジスタ構造及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4240093A (en) * | 1976-12-10 | 1980-12-16 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| US4173022A (en) * | 1978-05-09 | 1979-10-30 | Rca Corp. | Integrated gate field effect transistors having closed gate structure with controlled avalanche characteristics |
| DE3925123A1 (de) * | 1989-07-28 | 1991-02-07 | Siemens Ag | Elektrodenanordnung fuer feldeffekttransistoren |
-
1998
- 1998-06-02 TW TW087108618A patent/TW406315B/zh not_active IP Right Cessation
- 1998-06-05 DE DE69804907T patent/DE69804907T2/de not_active Expired - Fee Related
- 1998-06-05 EP EP98110308A patent/EP0889530B1/en not_active Expired - Lifetime
- 1998-06-17 CN CNB981149030A patent/CN1161843C/zh not_active Expired - Lifetime
- 1998-06-26 JP JP10180593A patent/JPH1168091A/ja active Pending
- 1998-06-30 KR KR1019980025393A patent/KR100541826B1/ko not_active IP Right Cessation
-
1999
- 1999-02-11 HK HK99100577A patent/HK1015547A1/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162630A (ja) * | 1994-06-15 | 1996-06-21 | Hyundai Electron Ind Co Ltd | 半導体素子の高電圧トランジスタ構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990007465A (ko) | 1999-01-25 |
| CN1161843C (zh) | 2004-08-11 |
| DE69804907T2 (de) | 2002-11-07 |
| HK1015547A1 (en) | 1999-10-15 |
| CN1204157A (zh) | 1999-01-06 |
| EP0889530A1 (en) | 1999-01-07 |
| TW406315B (en) | 2000-09-21 |
| JPH1168091A (ja) | 1999-03-09 |
| EP0889530B1 (en) | 2002-04-17 |
| DE69804907D1 (de) | 2002-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4862240A (en) | Complementary semiconductor device | |
| US6348719B1 (en) | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip | |
| US6607959B2 (en) | Integrated circuit devices having trench isolation structures and methods of fabricating the same | |
| US7241649B2 (en) | FinFET body contact structure | |
| US7485925B2 (en) | High voltage metal oxide semiconductor transistor and fabricating method thereof | |
| US5008723A (en) | MOS thin film transistor | |
| US8587062B2 (en) | Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts | |
| US6323110B2 (en) | Structure and fabrication process of silicon on insulator wafer | |
| JP3386863B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6136657A (en) | Method for fabricating a semiconductor device having different gate oxide layers | |
| USRE34158E (en) | Complementary semiconductor device | |
| KR100541826B1 (ko) | 작은폭/길이비율을갖는폐쇄된트랜지스터 | |
| US6038164A (en) | SRAM cell configuration and method for its fabrication | |
| US6162669A (en) | Method of manufacturing a semiconductor device having an LDD structure with a recess in the source/drain region formed during removal of a damaged layer | |
| US6894336B2 (en) | Vertical access transistor with curved channel | |
| US6524922B1 (en) | Semiconductor device having increased breakdown voltage and method of fabricating same | |
| US7812379B2 (en) | SOI devices | |
| US20240304624A1 (en) | metal-oxide-semiconductor transistor and complementary metal-oxide-semiconductor circuit related | |
| US20020197820A1 (en) | Substrate isolated transistor | |
| US5416339A (en) | Semiconductor device having electrode for collecting electric charge in channel region | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 | |
| JP2001148478A (ja) | 半導体装置 | |
| CN113224168A (zh) | 半导体器件及其制造方法 | |
| KR0151010B1 (ko) | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 | |
| JP2002009277A (ja) | オフセットゲート型電界効果トランジスタ及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090105 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |