KR100540188B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명의 반도체장치의 제조방법은 표면에 부분적으로 凹부가 형성된 절연층에 복수의 성막을 실시하여 반도체장치를 제조하는 방법이다. 본 방법은, 상기 凹부의 내주면을 포함하는 상기 절연층의 표면에 고융점 금속을 포함하는 밑바닥 금속막을 형성하는 밑바닥 금속막 형성공정과, OH기를 갖춘 유기용매에 의해 상기 밑바닥 금속막의 표면을 처리하는 표면처리공정 및, 표면처리 후의 상기 밑바닥 금속막상에 CVD법에 의해 적어도 상기 凹부내의 일부 또는 전부를 매립하도록 배선용 금속을 퇴적시키는 배선용 금속 퇴적공정을 구비하여 이루어진다.

Description

반도체장치의 제조방법{PRODUCTION METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 배선층간을 접속하기 위한 미소한 스로우홀(through-hole)과, 배선층과 트랜지스터소자등의 확산층을 접속하기 위한 미소한 콘택트홀(contact-hole) 및, 금속배선을 형성하기 위한 좁은 배선용 홈부를 포함하는 凹부내에 배선용 금속을 형성하는 반도체장치의 제조방법 빛 제조장치에 관한 것으로, 특히 凹부내 및 이들 凹부가 형성된 평면상에 퇴적된 밑바닥 금속막상에 배선용 금속을 CVD법을 이용해서 퇴적하는 경우에 있어서 퇴적 초기의 퇴적 특성을 제어하는 것에 의해, 양호한 매립을 실현하는 반도체장치의 제조방법 및 그 일부를 실시하기 위한 제조장치에 관한 것이다. 더욱이, 본원 명세서중에서 사용하는 밑바닥 금속막(base-metal film)이라는 용어는 밑바닥 금속화합물막도 포함하는 것으로 한다.
IC나 LSI 등의 반도체 집적회로인 반도체장치의 미세화에 수반하여, 반도체기판 표면에 형성되는 불순물 확산층과 금속배선층과의 사이를 접속하기 위한 콘택트홀이나 금속배선층간을 접속하기 위한 스로우홀도 미소하게 되어 있다. 즉, 콘택트홀이나 스로우홀의 애스팩트비(홀의 깊이와 개구폭과의 비)가 증대하고 있다.
이와 같은 홀내에 배선용 금속을 매립 형성하여 전기적 접속을 얻기 위한 기술로서, 종래로부터 스퍼터법으로 알루미늄 합금등의 배선용 금속을 퇴적하는 방법이 사용되고 있다. 그러나, 스퍼터법으로 미소한 홀내에 배선용 금속을 양호하게 퇴적하는 것은 곤란하다. 이 때문에, 미소 홀내로의 퇴적 특성이 우수한 CVD법을 적용하는 것이 검토되고 있다.
이 CVD법에서는 기판표면에 비도전영역(예컨대, 하층 금속배선상에 형성된 절연층의 표면)과, 도전영역(예컨대, 그 절연층에 개구된 홀의 밑에 노출된 밑바닥 금속막의 표면)을 형성하고, 도전영역에만 배선용 금속을 퇴적하도록 한 선택퇴적 CVD법(selective)과, 홀내 및 그 주위의 절연층 표면상을 포함한 기판표면 전체에 질화티탄등의 밑바닥 금속막을 형성하고, 그 표면상에 배선용 금속의 퇴적을 수행하도록 한 전체면 퇴적 CVD법(blanket)이 있다.
이들 중, 전체면 퇴적 CVD법은 성막에 관해, 기판 표면의 상태에 대한 민감성이 낮고, 양산기술로서 안정적으로 사용할 수 있다는 이점이 있다. 또한, 전체면 퇴적 CVD법에서는 홀 외의 절연층 표면상에 퇴적한 배선용 금속막을 패터닝하여 금속배선으로서 사용하는 것이 가능하다는 이점이 있다.
상기 CVD법을 이용해서 퇴적할 수 있는 도전금속의 종류로서는 6불화텅스텐(WF6)을 원료로 하는 텅스텐, 유기알루미늄 화합물을 원료로 하는 알루미늄이 대표적이다. 특히, 전기저항이 텅스텐의 1/3인, 즉 저저항의 배선요소의 형성이 가능하다는 점에서 알루미늄이 우수하게 되어 있다. 또한, 알루미늄 보다 더욱 저항이 낮은 동이나 금도 CVD법을 이용해서 퇴적하는 것이 가능하다.
알루미늄을 전체면 퇴적 CVD법을 이용해서 홀에 매립하는 기술로서는 이하의 2가지의 방법이 알려져 있다.
제1방법은 CVD반응실과 스퍼터실이 대기를 차단한 반송실을 매개로 접속된 퇴적장치를 사용한다. 먼저, 홀을 형성한 기판표면 전체에 스퍼터실로 질화티탄막을 퇴적시킨다. 그 후, 반송실을 통해 대기에 쪼이는 것 없이 기판을 CVD실로 이송한다. 다음에, 트리이소부틸알루미늄을 원료로 하는 CVD법에 의해 알루미늄을 퇴적한다(예컨대, 미국 특허 제5,008,217호 참조). 그러나, 현실적으로는 스퍼터실과 CVD실은 사용하는 가스도 동작압력도 크게 다르기 때문에, 그 양자를 일체화한 장치는 구성하는 것에도 운용하는 것에도 기술적인 곤란성을 수반한다.
제2방법은 홀을 형성한 표면 전체면에 스퍼터법으로 질화티탄막을 퇴적한 기판을 CVD장치에 도입하고, 대기에 접촉하는 것을 허용한 후에, 디메틸알루미늄하이드라이드를 원료로 하는 CVD법에 의해 알루미늄을 퇴적한다(예컨대, 1993년 VLSI Multilevel Interconnection Conference 논문집 p.463). 이 경우, 높은 퇴적 속도가 얻어지는 값으로 CVD시의 기판온도를 설정하면, 미소한 홀내가 매립되기 이전에 홀 외의 절연층 표면상에 퇴적한 알루미늄이 홀 상부의 개구부를 막아버린다. 즉, 홀내에 중공(中空) 형상의 보이드가 발생하여, 양호한 매립을 실현할 수 없게 된다. 따라서, 양호한 매립을 실현하기 위해서는 CVD시의 기판온도를 떨어뜨리는 것이 필요하다. 그러나, 그 경우 퇴적속도가 저하되어 양산성이 저하된다.
한편, 선택퇴적 CVD법을 이용해서 텅스텐을 홀내에 매립하는 경우에 관해, 이하의 방법이 알려져 있다.
본 방법에서는 크리닝실과 CVD실이 대기를 차단한 반송실을 매개로 접속된 장치를 사용한다. 먼저, 크리닝실에 있어서 수소나 할로겐가스를 포함하는 플라즈마로 홀의 아래에 노출된 금속등의 표면을 청정하게 한다. 이와 같은 기판이 반송실을 매개로 대기에 쪼이게 되는 것 없이 CVD실에 이송된다. 그 후, 6불화텅스텐을 원료로 하는 CVD법에 의해, 홀내에만 텅스텐이 선택적으로 퇴적된다. 예컨대, 미국 특허 제5,043,299호에는 홀의 아래에 노출된 금속등의 표면에 대해 대기중에서 부착된 텅스텐의 퇴적을 저해할 수 있는 수증기나 산화물등의 오염물을 플라즈마로 제거하는 기술이 개시되어 있다.
또한, 금속배선의 형성에 있어서도 종래는 밑바닥 절연층의 상면 전체면에 알루미늄합금등의 배선용 금속을 스퍼터법을 이용해서 퇴적하고, 포토리소그래피 및 드라이에칭 기술을 이용하여 불필요한 부분을 제거해서 이용되는 배선패턴을 갖춘 금속배선층을 형성하는 방법이 사용되고 있었다. 그러나, 금속배선이 미세하게 되어, 배선층의 드라이에칭의 곤란성이 높아져 감에 따라, 반대로 미리 절연층 표면에 금속배선패턴에 대응하는 미세 홈(배선용 홈부)을 형성하고, 그 중에 배선용 금속을 형성하는 방법이 제안되어 있다(예컨대, 미국 특허 제4,789,648호). 이 경우에도 배선층을 형성하기 위한 배선용 금속을 미세 홈에 매립하는 능력이 우수한 CVD법으로 퇴적하는 것이 바람직하다.
또한, 다른 알루미늄막의 성막방법으로서, 일본국 특허공보 평6-35657호에 개시되어 있는 바와 같이, 알루미층의 성막에 앞서서 기판 표면을 활성화제(活性化 劑)로 처리하는 것에 의해, 기판 표면상에 수산기 그룹의 표면 유도층[수산기 그룹내의 수소 이온을 유기, 무기 또는 유기금속의 배위자(配位子) 그룹으로, 또는 Cr, Al 등의 금속이온으로 치환한 것]을 형성하도록 한 방법이다.
이와 같이, 절연층에 형성되어 있는 좁은 홀이나 미세 배선용 홈부에 배선용 금속을 매립하기 위해서는 스텝커버리지성이 우수한 CVD법을 이용하는 것이 바람직하다. 그러나, 종래의 CVD법에서는 공정수가 많거나 복잡한 공정을 필요로 하고 있다. 즉, 간단한 공정으로 충분한 매립성을 실현한 성막방법은 아직 제안되어 있지 않은 것이 실정이다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 간단하면서 더욱이 적은 공정으로 미세한 홀이나 배선용 홈부를 배선용 금속으로 양호하게 매립하면서 배선층도 형성할 수 있는 반도체장치의 제조방법 및 제조장치를 제공함에 그 목적이 있다.
본 발명자들은 OH기를 갖춘 유기용매에 의한 전처리 및, 그 후에 수행되는 CVD공정에 대해 다양한 실험 및 해석을 수행하였다. 그 결과, 전처리조건이 CVD공정에 있어서 배선용 금속의 퇴적에 강한 영향을 미친다는 지식을 얻었다.
본 발명은, 표면에 부분적으로 凹부가 형성된 절연층에 복수의 성막을 실시하여 반도체장치를 제조하는 방법에 있어서, 상기 凹부의 내주면을 포함하는 상기 절연층의 표면에 고융점 금속을 포함하는 밑바닥 금속막을 형성하는 밑바닥 금속막 형성공정과, OH기를 갖춘 유기용매에 의해 상기 밑바닥 금속막의 표면을 처리하는 표면처리공정 및, 표면처리 후의 상기 밑바닥 금속막상에 CVD법에 의해 적어도 상기 凹부내의 일부 또는 전부를 매립하도록 배선용 금속을 퇴적시키는 배선용 금속 퇴적공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법이다.
이와 같이 배선용 금속을 CVD법에 의해 퇴적시키기 전에, OH기를 갖춘 유기용매에 의해 표면처리를 수행하는 것에 의해 표면의 오염등의 흡착물을 효과적으로 제거할 수 있게 된다. 따라서, 미세한 凹부내에도 적어도 충분히 매립을 수행할 수 있게 된다. 또한, 성막처리를 계속하면, 균일한 막두께의 배선층(퇴적층)을 형성하는 것도 가능하게 된다.
또한, 바람직하게는 상기 배선용 금속 퇴적공정의 후에, 스퍼터법 또는 도금법에 의해 배선용 금속을 퇴적시켜 배선층을 형성하는 배선층형성공정을 갖추는 것을 특징으로 한다.
배선용 금속의 성막방법은 CVD법으로부터 스퍼터법으로 절환할 수 있는 것이 바람직하다. 이 경우, CVD법에 의해 필요로 하는 막두께를 모두 성막하는 경우와 비교하여, 전체의 성막시간을 단축하여 스로우풋을 향상시킬 수 있게 된다. 더욱이, 배선층으로서 일렉트로마이그레이션등에 대해 내구성이 높은 스퍼터막을 형성하는 것이 가능하다.
배선용 금속 퇴적공정 후에, 상기 凹부에 매립된 배선용 금속을 남겨 두고서 퇴적층을 제거하는 제거공정과, 표면 전체에 스퍼터법 또는 도금법에 의해 배선용 금속을 퇴적시켜 배선층을 형성하는 새로운 배선층 형성공정을 수행하도록 하여도 된다.
이 경우, CVD법에 의해 凹부에 매립된 배선용 금속을 남겨 두고서 퇴적층을 제거하고, 그 다음에 스퍼터법에 의해 새로운 배선층을 형성하도록 하였기 때문에, 막질이 양호한 배선용 금속으로 배선층을 치환하는 것이 가능하다.
또한, 바람직하게는 상기 표면처리공정에서는 가스상태의 유기용매를 상기 밑바닥 금속막에 접촉시키도록 되어 있다. 또는, 상기 표면처리공정에서는 액체상태의 유기용매를 상기 밑바닥 금속막에 접촉시키도록 되어 있다.
또한, 상기 凹부는 상기 절연층에 형성된 콘택트홀일 수 있다. 또는, 상기 凹부는 상기 절연층에 형성된 스로우홀일 수 있다. 또는, 상기 凹부는 상기 절연층에 형성된 배선용 홈부일 수 있다.
상기 배선용 금속은, 예컨대 Al 또는 Cu이다.
또한 본 발명은, 반도체장치 소재 표면에 대해 OH기를 가진 유기용매를 접촉시켜 표면처리를 수행하는 표면처리 유니트와, 표면처리 후의 상기 반도체장치 소재 표면에 CVD법으로 배선용 금속을 퇴적시키는 CVD성막 유니트 및, 상기 표면처리 유니트와 상기 CVD성막 유니트를 연락하는 반송실을 갖추어 구성된 것을 특징으로 하는 반도체장치의 제조장치이다.
도 1은 본 발명에 따른 방법의 일부의 공정을 실시하기 위한 제조장치의 일례를 나타낸 개략구성도,
도 2는 본 발명에 따른 방법의 실시예1을 설명하기 위한 공정도,
도 3은 본 발명에 따른 방법의 실시예2를 설명하기 위한 공정도,
도 4는 본 발명에 따른 방법의 실시예3을 설명하기 위한 공정도,
도 5는 비교예1에 있어서, 콘택트홀의 매립상태를 나타낸 단면도,
도 6은 실시예1의 알루미늄 배선층의 표면과 비교예1의 알루미늄 배선층의 표면을 나타낸 전자현미경 사진,
도 7은 비교예2에 있어서, 콘택트홀의 매립상태를 나타낸 단면도,
도 8은 본 발명에 따른 방법의 다른 변형예를 설명하기 위한 공정도이다.
이하, 예시도면을 참조하여 본 발명에 따른 반도체장치의 제조방법 및 제조장치의 1실시예를 상세히 설명한다.
도 1은 본 방법의 일부의 공정을 실시하기 위한 제조장치를 나타낸 개략구성도이다.
먼저, 본 방법은 표면에 부분적으로 凹부가 형성된 절연층을 갖춘 반도체장치 소재의 표면에 복수의 성막을 실시해서 반도체장치를 제조하는 방법에 있어서, 상기 凹부의 내주면을 포함하는 상기 절연층의 표면에 고융점 금속을 포함하는 밑바닥 금속막을 형성하는 밑바닥 금속막 형성공정과, OH기를 갖춘 유기용매에 의해 상기 밑바닥 금속막의 표면을 처리하는 표면처리공정 및, 표면처리 후의 상기 밑바닥 금속막상에 CVD법에 의해 적어도 상기 凹부내의 일부 또는 전부를 매립하도록 배선용 금속을 퇴적시키는 배선용 금속 퇴적공정을 갖추도록 한 것이다.
반도체장치 소재로는 반도체기판의 최상층에 절연층이 형성된 것이다. 이 절연층의 표면에, 에칭등에 의해 소정의 凹부, 예컨대 스로우홀, 콘택트홀, 배선용 홈부등이 형성되어 있다. 즉, 본 방법은 상기한 반도체장치 소재상에 이 절연층의 凹부 내주면상 및 절연층의 표면상에 고융점 금속을 포함하는 밑바닥 금속막, 예컨대 TiN막을 형성하고, 이 밑바닥 금속막의 표면상태를 OH기를 갖춘 액체상태 또는 기체상태의 유기용매를 이용해서 조정(표면처리)하고, 다음에 CVD법에 의해 적어도 상기 凹부 내주면상의 밑바닥 금속막상에 배선용 금속, 예컨대 알루미늄이나 동을 퇴적시켜 凹부내의 일부 또는 전부를 매립하도록 한다는 것이다.
본 방법에 있어서, 배선용 금속 재료로서는 적절한 Al막을 형성하기 위해 디메틸알루미늄하이드라이드(DMAH) 등의 유기Al화합물이 이용된다. DMAH 중의 Al원자의 최외각 궤도는 비어 있기 때문에, 극히 흡전자적(吸電子的)이고, 밑바닥 금속막으로부터의 전자 공여에 의해 DMAH의 분해가 촉진된다. 이에 의해, 밑바닥 금속막 상에 배선용 금속이 형성된다. 이와 같은 특성에 관해서는 유기동화합물을 이용한 경우도 마찬가지이다. 또한, 밑바닥 금속막은 배선용 금속의 Si기판이나 층간절연막으로의 확산을 억제하는 배리어막으로서의 역활도 담당하고 있다.
또한, 배선용 금속의 밑바닥 금속막으로서, 예컨대 Ti를 포함하는 고융점 금속막 또는 고융점 금속화합물을 이용하는 이유는 이들이 안정적이기 때문이다. 더욱이, 고융점 금속막 또는 고융점 금속화합물은 배선용 금속으로서 이용되는 알루미늄 또는 동과의 반응성이 낮다. 이 때문에, 배선공정 후에 수행되는 각종 어닐공정(통상, 250∼450℃에서 수행되는)에 있어서도 고융점 금속막 또는 고융점 금속화합물은 알루미늄이나 동과 반응하지 않고, 극히 안정적이다. 따라서, 고융점 금속막 또는 고융점 금속화합물막을 확산방지막이나 반사방지막으로서 이용할 수 있다.
상기 밑바닥 금속막은 스퍼터법이나 CVD법으로 퇴적할 수 있다. 퇴적 후의 표면은 다양한 이유로 인해 흡착종(吸着種)이 형성된다. 예컨대, 대기중에 방치한 것 만으로, 공기중의 수분이나 산소나 질소 또는 유기물이 흡착하여 버린다. CVD막의 경우는 이에 부가하여 원료가스에 기인하는 다양한 화학종이 흡착하고 있다. 이와 같은 흡착종은 밑바닥 막표면을 오염시켜 표면저항을 높게 한다. 그 결과, 밑바닥 금속막으로부터의 전자공급이 저해되기 때문에, 배선용 금속의 Al 또는 Cu의 성장도 저해되어, 양질의 알루미늄 또는 동의 성장이 되지 않는다. 또한, 알루미늄 또는 동이 퇴적하는 경우에 있어서도 Al 또는 동과 밑바닥 금속막과의 사이의 저항이 높아지게 되어, 콘택트 저항이 증대하여 버린다. 더욱이, 凹부 내주면의 밑바닥 금속막의 표면의 청정도에 오차가 있으면, 알루미늄 또는 동의 퇴적막 두께가 부분적으로 변화된다. 그 결과, 凹부가 부분적으로 폐쇄되고, 개구부로부터 떨어진 부분에 폐공(閉空) 구멍(보이드)을 발생시켜 버리는 경우가 있다. 따라서, 단순하게 밑바닥 금속막을 이용한 것만으로는 홀 등의 凹부에 알루미늄 또는 동을 양호하게 매립하는 것은 극히 곤란하다.
이 때문에, 본 발명에서는 밑바닥 금속막의 표면의 상태를 OH기를 갖춘 유기용매에 의해 표면처리하는 것에 의해 조정한다. OH기를 갖춘 유기용매에 밑바닥 금속막의 표면을 드러내어 놓는 것에 의해 밑바닥 금속막의 표면을 OH기를 갖춘 유기용매로 균일하게 덮을 수 있게 된다.
이와 같이 하여 밑바닥 금속막의 표면의 상태를 조정하는 것에 의해 凹부 내 주면을 포함하는 밑바닥 금속막의 전체면의 상태가 균일하게 된다. 이에 의해, 우수한 매립 성능을 얻을 수 있고, 그 이전에 수행된 처리의 이력의 영향을 받지 않게 하는(제거하여 버리는) 것이 가능하게 된다.
본 방법에서는 절연층 표면상 및 그 凹부 내주면상에 밑바닥 금속막을 형성하고, 이 밑바닥 금속막상에 예컨대 전체면 퇴적 CVD법으로 배선용 금속의 퇴적을 수행한다. 이 때, 밑바닥 금속막의 표면의 상태가 적절하게 조정되어 있지 않으면, 상기한 VLSI 논문집에 개시되어 있는 바와 같이 미소한 凹부가 매립되기 이전에, 절연막 표면상에 퇴적된 배선용 금속에 의해 개구부가 닫혀버리는 경우가 있고, 즉 양호한 매립을 실현할 수 없는 경우가 있다.
여기서 본 방법에서는 상기한 바와 같은 인식에 기초해서, OH기를 갖춘 유기용매에 의한 처리에 의해 밑바닥 금속막의 표면의 상태를 적절하게 조정한 후에, CVD법에 의해 배선용 금속을 퇴적하는 것이다. 그 결과, 凹부 내주면을 포함하는 밑바닥 금속막 전체에 균일하게 퇴적핵(堆積核; 퇴적하기 위한 핵)이 형성되고, 퇴적막 두께의 오차를 억제하여, 凹부 내주면에 있어서 부분적인 폐쇄 및 보이드의 형성을 억제할 수 있는, 즉 凹부 내부에 배선용 금속을 양호하게 매립할 수 있게 된다.
본 방법에 있어서, 배선용 금속은 CVD법만으로 형성하여도 되고, CVD법에 의해 제1배선용 금속을 형성한 후에, 스퍼터법 또는 도금법에 의해 제2배선용 금속을 퇴적시키는 것도 가능하다. 즉, 밑바닥 금속막상에 CVD법에 의해 제1배선용 금속을 비교적 얇게 형성하고, 그 위에 스퍼터법에 의해 더욱 제2배선용 금속을 퇴적시 키도록 하여도 된다. 이와 같이 하는 것에 의해 매립성이 높아진다는 CVD법의 이점과, 막질이 우수하다는 스퍼터법 또는 도금법의 이점을 동시에 활용할 수 있게 된다. 이 경우, 이들 처리는 진공중에서 연속하여 수행하여도 되고, 제1배선용 금속을 형성한 후에 반도체장치 소재를 일단 대기중에서 취출하고, 그 후에 제2배선용 금속을 형성하여도 된다. 또한, 상기한 바와 같이 배선용 금속으로서는 알루미늄 또는 동이 적절하지만, 그 외에 금등의 저저항 금속재료를 이용할 수 있다. 특히 동의 경우, 제2배선용 금속을 도금법으로 형성하는 것이 유효하다.
또한 본 발명은 OH기를 갖춘 유기용매를 이용해서 표면의 상태를 조정하는 것에 의해, 凹부 내주면을 포함하는 밑바닥 금속막으로의 퇴적 초기에 있어서 미세하면서 균일하게 연속적인 핵형성을 가능하게 하고 있다.
이상으로부터 나타낸 바와 같이, OH기를 갖춘 유기용매에 의한 전처리는 凹부를 포함하는 밑바닥 금속막의 표면 전체에 있어서 성막상태의 질을 높여, 凹부 내주면에 있어서 부분적인 폐쇄 및 보이드의 형성을 억제하여, 凹부 내부에 배선용 금속을 양호하게 매립하는 것을 가능하게 한다.
이와 같은 밑바닥 금속막의 표면상태에 의한 퇴적 특성의 변화는 기판 표면의 상태에 강한 영향을 받는 CVD법의 경우에 처음 발생한다. 즉, 본 방법과 같이 적절한 조건의 전처리에 의한 밑바닥 금속막의 표면상태의 조정과, 배선용 금속의 CVD법을 유기적으로 일체화하는 것에 의해 미세한 凹부로의 매립 특성이 우수한 배선요소 형성기술을 처음으로 확립하는 것이 가능한 것이다.
또한 본 방법에 있어서는 밑바닥 금속막의 표면에 이상과 같은 전처리를 수 행한 후, 凹부 내주면상의 밑바닥 금속막상에 CVD법에 의해 제1배선용 금속을 퇴적시키고, 절연층 표면상에 퇴적된 제1배선용 금속을 선택적으로 제거하며, 절연층상의 제1배선금속이 제거된 부분에 제2배선용 금속을 스퍼터법 또는 도금법에 의해 퇴적하여도 된다. 이 경우, CVD법에 의한 막의 특성이 양호하지 않아도 그를 필요 최소한으로 남겨 두고서 제거하여, 다른 특성이 양호한 막을 형성할 수 있게 된다.
이상과 같은 방법의 일부를 실시하는 제조장치는, 예컨대 도 1에 모식적으로 나타내고 있다. 이 제조장치(2)는 반도체장치 소재의 표면에 대해 OH기를 갖춘 유기용매를 접촉시켜 표면처리를 수행하는 표면처리 유니트(4)와, 표면처리 후의 상기 반도체장치 소재의 표면에 CVD법에 의해 배선용 금속을 퇴족시키는 CVD성막 유니트(6) 및, 상기 표면처리 유니트와 상기 CVD성막 유니트를 예컨대 진공상태에서 연락하는 진공반송실(8)을 갖추고 있다.
진공반송실(8)과 표면처리 유니트(4)의 사이 및 진공반송실(8)과 CVD성막 유니트(6) 사이는 각각 게이트밸브(G1,G2)에 의해 연결되어 있다. 또한, 진공반송실(8)내에는 실리콘기판등의 반도체장치 소재(10)를 반송하기 위해서 소재(10)를 유지한 채 굽힘연장 및 선회 가능하게 된 반송암(12)이 설치되어 있다. 이 반송암(12)은 안내레일(14)상을 이동할 수 있도록 되어 있다. 또한, 진공반송실(8)의 일측에는 게이트밸브(G3)를 매개로 진공이 야기되어질 수 있도록 되어 있는 로드록실(16)이 연결되어 있다.
처리화상으로 되는 반도체장치 소재는, 예컨대 실리콘 웨이퍼등의 반도체기 판의 표면에, 凹부를 갖춘 절연층을 퇴적하는 것에 의해 형성되어 있다. 먼저, 이 반도체장치 소재의 표면에, 도시되지 않은 장치에 의해, TiN 등의 밑바닥 금속막을 형성한다. 그리고, 표면에 밑바닥 금속막이 형성된 반도체장치 소재를, 제조장치(2)의 로드록실(16)을 매개로 진공으로 유지된 진공반송실(8)에 반입한다. 이와 같이 반송된 소재(10)는 먼저 표면처리 유니트(4)내에서 OH기를 갖춘 유기용매의 증기에 의해 전처리로서 표면처리가 실시되어, 밑바닥 금속막의 표면상태가 조정된다. 그 후, 표면처리가 실시된 소재(10)는 진공상태로 유지된 진공반송실(8)을 매개로 CVD성막 유니트(6)내에 반송되고, 배선용 금속이 CVD법에 의해 성막된다. 이 CVD처리가 종료된 후, 소재(10)는 진공반송실(8) 및 로드록실(16)을 거쳐 외부로 취출된다.
본 장치에 있어서는 CVD성막 유니트(6)와 표면처리 유니트(4)가 진공반송실(8)을 매개로 연결되어 있고, 표면처리 후의 소재(10)를 대기등의 기체에 드러내어 놓는 것 없이 CVD법에 의해 성막처리하도록 되어 있다. 그러나, 이에 한정되지 않고, 진공반송실(8)내를 대기압의 질소분위기로 하고, 웨이퍼를 이 질소분위기중에서 반송하여도 된다. 또한, 표면처리에 있어서 OH기를 갖춘 액체형태의 유기용매를 이용하여도 된다. 이 경우에는 소재(10)를 액체형태의 유기용매중에 침적하거나 액체형태의 유기용매를 소재(10)의 표면에 스핀코트하는 것에 의해 표면처리를 수행한다.
다음에, 본 발명에 따른 방법의 구체적인 실시예를 비교예와 함께 설명한다.
<실시예1>
도 2는 본 발명에 따른 방법의 실시예1을 설명하기 위한 공정도이다. 본 실시예에서는 반도체기판(20)에 형성한 확산층(22)을 상층의 알루미늄 배선층(34)에 접속하기 위한 콘택트홀(24; 凹부)에 알루미늄을 매립하여 플러그(plug)를 형성함과 동시에 상층의 알루미늄 배선층(34)을 형성하는 경우에 대해 설명한다.
먼저, 반도체기판(20)상에 MOSFET등의 각종 장치를 구성하는 확산층(22)을 형성하고, 절연층으로서 두께 1㎛의 산화실리콘층(26)을 형성하였다. 다음에, 포토리소그래피를 이용해서 레지스트패턴을 형성하고, 불소계의 혼합가스를 이용한 드라이에칭에 의해 직경 0.3㎛의 콘택트홀(24)을 형성하고, 레지스트패턴을 제거하였다. 이 상태가 반도체장치 소재(10)이다.
다음에, 반도체장치 소재(10)의 상면측 전체면에 걸쳐, 스퍼터에 의해 밑바닥막으로서 질화티탄막(28)을 퇴적하였다. 이 질화티탄막(28)의 평면부상에서의 막두께는 약 30nm로 하였다(도 2a 참조). 이 질화티탄막(28)의 표면에는 다양한 원인에 의해 불균일한 흡착종(30)이 부착되어 있다. 그 경우의 상태를 도 2b에 나타낸다. 또한, 도 2에 있어서 게이트영역이나 소자분리막 등의 다른 영역의 기재는 생략되어 있다.
다음에 도 2b에 나타낸 바와 같은 상태의 소재(10)를 표면처리 유니트(4)(도 1 참조)내에 삽입하고, OH기 함유의 유기용매로서 C2H5OH의 증기를 Ar가스의 캐리어가스와 함께 1cc(liquid)/min의 유량으로 60sec 도입하였다. 이에 의해, 상기 질화티탄막(28)상의 불균일한 흡착종(30)이 제거되어, 질화티탄막(28)의 표면이 균일 하게 OH기를 포함하는 처리층(32)으로 덮였다. 그 경우의 상태를 도 2c에 나타낸다. 더욱이, 이 처리층(32)은 OH기를 갖는 유기용매가 균일하게 단순히 질화티탄막(28)의 표면에 흡착한 상태에 있는 것으로 고려되어, 후술하는 바와 같은 CVD 처리시의 가열에 의해 이 처리층(32)은 용이하게 증발하여 소멸한다.
다음에, 이 소재(10)를 대기에 쪼이는 것 없이 CVD성막 유니트(6)내로 도입하여, 도 2d에 나타낸 바와 같이 디메틸알루미늄하이드라이드(DMAH)와 수소를 이용한 CVD법에 의해 배선용 금속으로서 알루미늄을 퇴적시켜 배선층(34)을 형성하고, 콘택트홀(24)내도 완전하게 매립하였다. 이 경우, DMAH는 수소에 의해 버블링(bubbling)시켜 공급하였다. 성막조건은 기판온도를 204℃, 전체압력을 2.0Torr, DMAH분압을 0.18Torr, 수소유량을 1000SCCM으로 하고, 성막시간을 300초 동안으로 하였다. 그 결과, 평탄부에 형성된 배선층(34)으로서의 알루미늄막의 막두께는 500nm이었다. 성막후 초점지워지는 이온빔을 이용해서 콘택트홀의 단면을 취하고, 전자현미경 관찰을 수행하였다. 그 결과, 도 2d에 나타낸 바와 같이, 알루미늄이 콘택트홀(24)에 양호하게 매립되어 있었다. 또한, 뚜꺼워도 평활성이 우수한 배선층(34)이 형성되어 있는 것이 확인될 수 있었다. 더욱이, 이 때의 배선층(34)의 표면의 전자현미경 사진도 촬영하였지만, 이에 대해서는 후에 비교예를 설명하는 때에 설명한다.
<실시예2>
도 3은 본 발명에 따른 방법의 실시예2를 설명하기 위한 공정도이다. 본 실시예에서는 앞의 실시예1과 마찬가지로 반도체기판(20)에 형성한 확산층(22)을 상층의 알루미늄 배선층에 접속하기 위한 콘택트홀(24; 凹부)에 알루미늄을 매립하여 플러그를 형성함과 동시에, 상층의 알루미늄 배선층을 형성하는 경우에 대해 설명한다.
본 실시예에서는 OH기를 갖춘 유기용매에 의한 표면처리의 공정까지는 실시예1과 동일한 공정으로 처리하였다. 도 3a는 질화티탄막(28)이 성막된 후, C2H5OH의 증기에 의한 표면처리에 의해, 그 표면이 전체면에 걸쳐 균일하게 OH기를 포함하는 처리층(32)으로 덮여진 상태를 나타낸다. 더욱이, 이 도 3a는 도 2c에 나타낸 도면과 동일하다.
다음에, 소재(10)를 대기에 노출시키는 것 없이 CVD성막 유니트(6)내로 도입하고, 도 3b에 나타낸 바와 같이 디메틸알루미늄하이드라이드(DMAH)와 수소를 이용한 CVD법에 의해 배선용 금속으로서 알루미늄을 퇴적시켜 배선층(36)을 형성하였다. 이 경우, DMAH는 수소에 의해 버블링시켜 공급하였다.
성막조건은 기판온도를 190℃, 전체압력을 2.0Torr, DMAH분압을 0.18Torr, 수소유량을 1000SCCM으로 하고, 성막시간을 60초 동안으로 하였다. 그 결과, 평활성이 우수한 알루미늄막(36)이 피복성 좋게 형성되었다. 또한, 콘택트홀(24)내도 알루미늄막(36)에 의해 일부 매립되었다. 더욱이, 여기에서는 성막 막두께는 실시예1의 경우의 약 1/6으로 설정하고 있다.
다음에, 이 CVD법에 의한 알루미늄막 성막 후, 소재(10)를 대기에 노출시키는 것 없이 도시되지 않은 스퍼터실에 소재(10)를 반입하고, 압력 30mTorr의 알곤 가스를 이용하여, 스테이지온도 25℃에서 평면상의 막두께가 약 500nm로 되도록 알루미늄의 스퍼터를 수행하여, 동일 재료의 배선층(38)을 겹쳐 형성하였다(도 3c 참조).
그 후, 동일 스퍼터실 내에서 웨이퍼를 탑재하는 스테이지의 스테이지 온도를 상승시키고, 또는 초고진공의 도시되지 않은 어닐실에 소재(10)를 반송하여, 400℃에서 3분간의 리플로우 어닐을 실시하였다. 그 결과, 도 3d에 나타낸 바와 같이, 양호한 매립특성을 갖추고, 평탄부에 있어서도 양호한 막질의 배선층(36,38)을 형성할 수 있었다.
이와 같이, OH기를 갖춘 유기용매에 의한 표면처리를 수행한 후, 유기알루미늄화합물을 이용해서 CVD법 보다 얇은 알루미늄막을 형성하고, 그 후 스퍼터법에 의해 상기 알루미늄막상에 더욱 알루미늄막을 퇴적시키고, 계속해서 리플로우 어닐을 수행하는 것에 의해 매립성이 우수한 플러그 구조를 형성할 수 있음과 더불어 알루미늄막으로 이루어진 양호한 배선층을 형성할 수 있는 것이 확인될 수 있었다.
<실시예3>
도 4는 본 발명에 의한 방법의 실시예3을 설명하기 위한 공정도이다. 본 실시예에서는 반도체기판의 다층배선에 있어서 하층의 알루미늄 배선층을 상층의 알루미늄 배선층에 접속하는 스로우홀(41; 凹부)에 알루미늄을 매립하여 프래그를 형성하는 경우에 대해 설명한다.
앞의 실시예1이 확산층에 대해 콘택트를 도모하기 위한 콘택트홀을 매립하는 경우의 공정이었던 것에 대해, 본 실시예3에서는 하층의 배선층에 접속을 도모하기 위한 스로우홀을 매립하는 경우의 공정이다. 양 공정은 접속대상층(실시예1)인가, 하층의 배선층(실시예3)인가의 차이를 제외하고, 모두 동일하다. 따라서, 도 1에 나타내는 부분과 동일 부분에 대해서는 동일한 부호를 붙이고 설명을 생략한다.
여기에서는 반도체기판상에 형성된 하층의 배선층(40)에 층간절연층으로서 두께 1㎛의 산화실리콘층(26)을 형성하였다. 다음에, 포토리소그래피를 이용해서 레지스트패턴을 형성하고, 불소계의 혼합가스를 이용한 드라이에칭에 의해 직경 0.3㎛의 스로우홀(41)을 형성하고, 레지스트패턴을 제거하였다. 이 상태가 반도체장치 소재(10)이다. 다음에, 반도체장치 소재(10)의 상면측 전체면에 걸쳐 CVD법에 의해 밑바닥 막으로서 질화티탄막(28)을 퇴적하였다. 질화티탄막(28)의 평탄부상에서의 막두께는 약 30nm로 하였다(도 4a 참조). 이 질화티탄막(28)의 표면에는 다양한 원인에 의해 불균일한 흡착종(30)이 형성되어 있다. 그 경우의 상태를 도 4b에 나타낸다.
이후의 처리는 도 2를 참조하여 설명한 실시예1과 거의 동일하다.
이 경우의 표면처리로서는 소재를 C2H5OH의 가스에 노출시키는 것이 아니라, C2H5OH액에 소재(10)를 60sec 침적하여 건조하는 것에 의해 수행하였다.
도 4d에 나타낸 바와 같이, Al막으로 이루어진 배선층(34)의 성막 후, 초점지워지는 이온빔을 이용해서 스로우홀의 단면에 대해 전자현미경 관찰을 수행하였다. 그 결과, 알루미늄이 스로우홀에 양호하게 매립되어 있는 것이 확인되었다.
다음에, 비교예에 대해 설명한다. 이하의 비교예에 있어서 제조조건은 실시예1을 기준으로 하여 차이가 있는 조건만을 설명한다.
<비교예1>
본 비교예1에서는 C2H5OH에 의한 표면처리를 수행하지 않고, 질화티탄막(28)상에 직접 CVD성막을 수행하여 Al막(34)을 형성하였다. 이때 형성된 시료의 상태를 도 5a에 나타낸다. 이 도면에 나타낸 바와 같이, 콘택트홀이 알루미늄으로 매립되지 않아, 보이드(42)가 발생하고 있다. 더욱이, 평탄부에 형성된 알루미늄막(34)의 막두께도 최대 200nm, 최소 100nm라는 凹凸(44)이 있어, 극히 평탄성에서 뒤떨어지는 것이었다.
이상의 결과를 분석하면, C2H5OH에 의한 표면처리를 수행하지 않는 경우, 질화티탄막의 표면에 변질막이 형성되거나, 유기물이 부착되거나, 또는 원료가스에 의한 다양한 화학종이 흡착하는 것에 의해 질화티탄막의 표면이 오염되어 밑바닥 금속막으로부터의 전자공급이 저해되고, 이 때문에 알루미늄의 성장이 저해된다는 것이 확인될 수 있다. 본 실험결과로부터 알 수 있는 바와 같이, CVD법에 의해 알루미늄을 퇴적하는 경우, 본 발명의 표면처리가 필요한 것이 판명되었다.
실시예1에서 설명한 바와 같은 C2H5OH에 의한 표면처리를 수행한 때의 알루미늄 배선층의 표면과, 비교예1에서 설명한 바와 같은 C2H5OH에 의한 표면처리를 수행하지 않았던 때의 알루미늄 배선층의 표면에 대해 전자현미경 사진을 촬영하였다. 이들 사진을 도 6에 나타낸다. 도 6a는 실시예1의 표면의 전자현미경 사진을 나 타내고, 도 6b는 비교예1의 표면의 전자현미경 사진을 나타낸다. 도 6b에 나타내는 비교예1의 표면은 연속막으로 되어 있지 않고, 핵결정의 성장이 늦은 것을 알 수 있다. 이에 대해, 도 6a에 나타낸 실시예1의 표면은 핵결정이 성장하여 전체적으로 비교적 평활한 상태로 되어 있어 양호한 표면상태인 것을 알 수 있다.
<비교예2>
본 비교예2에서는 OH기를 갖춘 유기용매에 의한 표면처리를 한 후, 유기알루미늄화합물을 이용한 CVD성막을 수행하지 않고, 바로 스퍼터법에 의해 알루미늄층(46)을 퇴적성막하였다. 그 경우의 시료의 상태를 도 7에 나타낸다. 이 도면에 나타낸 바와 같이, 평탄부에는 양호한 알루미늄막이 퇴적되었지만, 콘택트홀(48)에 보이드(48)가 발생하여 매립 불량이 발생하였다.
본 실험결과에 의해 OH기를 갖춘 유기용매에 의한 표면처리 후, 스퍼터법에 의해 알루미늄을 퇴적시키는 것으로는 양호한 매립특성이 얻어지지 않고, 유기알루미늄화합물을 이용한 CVD를 수행하는 경우에만 양호한 매립성능이 얻어지는 것을 알 수 있었다.
즉, 콘택트홀(凹부)의 내주면을 포함하여 절연막의 거의 전체면에 걸쳐 밑바닥 금속막을 형성하고, 그 위에 알루미늄을 퇴적시키는 경우, 스퍼터법과 같이 매립성이 낮은 퇴적기술을 이용한 것으로는 콘택트구멍 내부의 퇴적속도와 비교해서 콘택트 구멍 바깥의 평면상의 퇴적속도가 상대적으로 빠르기 때문에, 콘택트홀의 내부에 알루미늄이 완전하게 퇴적되기 전에 콘택트홀의 개구부가 주위의 평면상에 퇴적된 알루미늄에 의해 막혀 버린다. 따라서, 배선용 금속을 퇴적시키는 경우, 양호한 매립 플러그를 형성하는 것이 불가능하다. 즉, 표면처리와 CVD성막처리가 유기적으로 일체화되어 처음으로 양호한 매립 플러그를 형성하는 것이 가능하다.
더욱이, 도 2에 나타낸 실시예1의 경우에는 CVD에 의해 성막한 Al막을 배선층(34)으로서 이용하였지만, 콘택트홀(24)의 구멍매립 플러그만을 CVD에 의해 형성해서 배선층은 품질 및 특성이 양호한 스퍼터막으로 형성하도록 하여도 된다.
즉, 도 8a에 나타낸 바와 같이 CVD성막에 의해 콘택트홀을 매립하여 상면에 배선층(34; 퇴적물)을 형성하고[이 배선층(34)은 대단히 얇아도 된다], 도 8b에 나타낸 바와 같이 프래그된 부분의 퇴적물을 남겨 두고, 평면부상의 퇴적물(34)만을 예컨대 CMP(Chemical Mechanical Polishing)에 의해 제거하는 제거공정을 수행한다.
다음에, 도 8c에 나타낸 바와 같이 스퍼터성막에 의해 배선층(50)을 형성한다. 이 경우에는 배선층(50)의 전체를 품질 및 특성이 양호한 스퍼터막에 의해 형성할 수 있다.
또한, 凹부로서의 배선용 홈부를 매립하는 경우에는 도 8b에 나타낸 공정으로, 배선패턴화가 완료되는 것으로 된다. 이 경우, 특히 동을 배선재료로서 이용하는 것이 유효하다.
또한, 도 8에서 설명한 공정에서는 Al막을 CVD로 성막하는 경우, 전체면 성막처리(blanket)를 수행하였지만, 이에 한정되는 것은 아니다. 예컨대, 홀내에만 성막을 수행하는 선택성막처리(selective)를 수행하도록 하여도 된다. 이에 의하면, 도 8b에서 설명한 제거공정을 불필요하게 할 수 있다.
더욱이, OH기 함유의 유기용매로서는 에타놀에 한정되지 않고, 메타놀 또는 다른 유기용매를 이용하는 것이 가능하다.
또한, 도 8에서는 상면의 배선층(34; 퇴적물)만을 평탄하게 연마 제거하였지만, 이에 한정되는 것은 아니다. 예컨대, 상면의 배선층(34; 퇴적물)과 밑바닥 금속막(28)의 양자를 연마 제거하고, 스퍼터 성막에 의해 밑바닥 금속막과 배선층(34)의 2가지를 형성하여도 된다.

Claims (10)

  1. 표면에 부분적으로 凹부가 형성된 절연층에 복수의 성막을 실시하여 반도체장치를 제조하는 방법에 있어서,
    상기 凹부의 내주면을 포함하는 상기 절연층의 표면에 고융점 금속을 포함하는 밑바닥 금속막을 형성하는 밑바닥 금속막 형성공정과,
    OH기를 갖춘 유기용매에 의해 상기 밑바닥 금속막의 표면을 처리하는 표면처리공정 및,
    표면처리 후의 상기 밑바닥 금속막상에 CVD법에 의해 적어도 상기 凹부내의 일부 또는 전부를 매립하도록 배선용 금속을 퇴적시키는 배선용 금속 퇴적공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 배선용 금속 퇴적공정의 후에, 스퍼터법 또는 도금법에 의해 배선용 금속을 퇴적시켜 배선층을 형성하는 배선층 형성공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 배선용 금속 퇴적공정의 후에, 상기 凹부에 매립된 배선용 금속을 남겨 두고서 퇴적금속층을 제거하는 제거공정과,
    스퍼터법 또는 도금법에 의해 배선용 금속을 퇴적시켜 배선층을 형성하는 새로운 배선층 형성공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 상기 표면처리공정에서는 가스상태의 유기용매를 상기 밑바닥 금속막에 접촉시키도록 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항 내지 제3항중 어느 한항에 있어서, 상기 표면처리공정에서는 액체상태의 유기용매를 상기 밑바닥 금속막에 접촉시키도록 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항 내지 제3항중 어느 한항에 있어서, 상기 凹부가 상기 절연층에 형성된 콘택트홀인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항 내지 제3항중 어느 한항에 있어서, 상기 凹부가 상기 절연층에 형성된 스로우홀인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항 내지 제3항중 어느 한항에 있어서, 상기 凹부가 상기 절연층에 형성된 배선용 홈부인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항 내지 제3항중 어느 한항에 있어서, 상기 배선용 금속이 Al 또는 Cu인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP4718272B2 (ja) * 2005-08-10 2011-07-06 東京エレクトロン株式会社 レニウム系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法、およびコンピュータ読取可能な記憶媒体
JP4282646B2 (ja) 2005-09-09 2009-06-24 株式会社東芝 半導体装置の製造方法
KR100724084B1 (ko) * 2005-11-16 2007-06-04 주식회사 유피케미칼 디알킬아미도디하이드로알루미늄 화합물을 이용한 박막증착방법
JP5568342B2 (ja) * 2010-03-15 2014-08-06 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理システム
JP6910118B2 (ja) * 2016-08-05 2021-07-28 東京エレクトロン株式会社 成膜方法および成膜システム、ならびに表面処理方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3666230D1 (en) 1985-05-03 1989-11-16 American Telephone & Telegraph Method of making a device comprising a patterned aluminum layer
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JP2726438B2 (ja) * 1988-07-28 1998-03-11 株式会社東芝 薄膜形成装置
US5043299B1 (en) 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
JPH03180040A (ja) * 1989-12-08 1991-08-06 Sony Corp 半導体装置の製造方法
US5008217A (en) 1990-06-08 1991-04-16 At&T Bell Laboratories Process for fabricating integrated circuits having shallow junctions
JPH0635657A (ja) 1992-07-17 1994-02-10 Fuji Xerox Co Ltd ハイパーテキストモデル表示方法および装置
JP3502651B2 (ja) * 1993-02-08 2004-03-02 トリクイント セミコンダクター テキサス、エルピー 電極形成法
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH09172076A (ja) * 1995-12-20 1997-06-30 Nikon Corp 半導体装置の製造方法
JP3667493B2 (ja) * 1997-05-06 2005-07-06 ヤマハ株式会社 半導体装置の製造方法
JP3932636B2 (ja) * 1997-12-08 2007-06-20 ソニー株式会社 半導体装置の製造方法

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