KR100531426B1 - 메모리 제어기와 메모리 모듈 사이에 버퍼 데이지-체인커넥션을 구현하기 위한 장치 - Google Patents

메모리 제어기와 메모리 모듈 사이에 버퍼 데이지-체인커넥션을 구현하기 위한 장치 Download PDF

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Abstract

다수의 메모리 모듈은 각 메모리 모듈에 대해 포인트-투-포인트 커넥션을 제공하는 데이지-체인을 통해 접속된다. 상기 데이지 체인내의 첫 번째 및 마지막 메모리 모듈은 링 회로를 형성하는 개별 메모리 제어기 포트에 각각 연결된다. 상이한 세트의 신호들이 메모리 모듈에 대해 각 방향으로 연결된다. 각 메모리 모듈내의 접합 회로는 라인 분리, 데이지 체인내의 인접한 메모리 모듈과의 결합을 제공하고, 또는 데이지 체인내의 첫 번째 및 마지막 모듈의 경우에는, 메모리 모듈 및 메모리 제어기, 및 데이터 동기 회로를 제공한다. 각 접합 회로는 메모리 모듈상의 메모리 장치가 메모리 제어기와는 상이한 전압으로 동작하도록 하는 전압 변환 회로, 및 보다 적은 수의 라인이 각 접합 회로와 접속되도록 하는 멀티플렉싱/디멀티플렉서 회로를 제공한다.

Description

메모리 제어기와 메모리 모듈 사이에 버퍼 데이지-체인 커넥션을 구현하기 위한 장치{APPARATUS FOR IMPLEMENTING A BUFFERED DAISY-CHAIN CONNECTION BETWEEN A MEMORY CONTROLLER AND MEMORY MODULES}
본 발명은 컴퓨터 시스템에서의 메모리 시스템에 관한 것이다. 특히, 본 발명은 메모리 제어기와 메모리 모듈 사이에 버퍼 데이지 체인(buffered daisy chain) 커넥션을 구현하기 위한 방법에 관한 것이다.
DIMM(Dual In-Line Memory Module)과 같은 메모리 모듈이 대중적인 메모리 패키징 디자인이 되어 왔다. DIMM은 다수의 메모리 장치와 함께 실장된 작은 인쇄 회로 기판이다. DIMM은, 인쇄 회로 기판의 전기 커넥터의 일측에만 리드(leads)를 갖는 이전의 SIMM(Single In-Line Memory Module)와는 달리, 인쇄 회로 기판의 전기 커넥터의 양측을 통해 액세스할 수 있는 리드를 갖는다. DIMM은 보다 큰 인쇄 회로 기판 또는 머더보드 상에 솔더링되는 소형 소켓 커낵터에 삽입된다. 다수의 메모리 모듈은 대개 통상적으로 메모리 제어기의 메모리 측에 연결되는 메모리 버스에 대한 멀티-드롭(multi-drop) 커넥션을 통해 메모리 제어기에 직접 연결된다. 메모리 제어기는 메모리 버스를 통해 메모리 데이터를 송신 및 수신한다. 각각의 메모리 모듈은 메모리 모듈 상에 실장되는 다수의 메모리 장치를 포함한다. 메모리 장치는 통상적으로 DRAM(Dynamic Random Access Memory)이다.
도3은 메모리 제어기(111)와 2개의 예시적인 메모리 모듈(210-211) 사이에 통상적인 멀티-드롭(multi-drop) 경로를 바라본 단면을 도시하고 있다. 메모리 버스(310)는 스터브(stub)를 통해 각 메모리 장치(210a, 210b)에 연결된다. 스터브(310a)는 버스(310)를 메모리 장치(310a)에 연결시킨다. 스터브(310b)는 버스(310)를 메모리 장치(211b)에 연결시킨다. 스터브는 버스(310)에 의해 메모리 장치(211a, 211b)에 전달되는 신호에 대해 용량성 부하 불연속성(capacitive load discontinuities)을 이끈다. 또한, 스터브는 전압 변화를 포함한 어떠한 중간 신호의 조절없이 메모리 장치에 직접 연결한다. 멀티-드롭 커넥션을 통해 메모리 버스에 직접 연결된 메모리 모듈의 단점은 메모리 장치와 메모리 제어기 사이에 전압 레벨의 분리가 없다는 점이다. 이러한 전압 분리의 결핍은, 한편으로는 메모리 장치 입력과 메모리 제어기 출력, 및 다른 한편으로는 메모리 장치 출력과 메모리 제어기 입력의 전압 레벨 사이의 변화를 허용하지 않는다. 이에 따라, 메모리 제어기의 신호 레벨이 메모리 장치의 허용가능 범위 이하인 시스템에서, 메모리 장치는 입력을 인식할 수 없고, 메모리 장치 출력은 메모리 제어기 또는 결합된 CPU의 안전 동작 레벨을 초과할 것이다.
멀티-드롭 커넥션을 통해 메모리 버스에 직접 결합된 메모리 모듈의 다른 단점은, 멀티-드롭 라인 용량성 부하가 없는 것보다 더 느린 메모리 장치 동작을 야기하는, 멀티-드롭 버스와 메모리 장치 사이의 용량성 부하 분리가 없다는 점이다.
멀티-드롭 커넥션을 통해 메모리 버스에 직접 결합된 메모리 모듈의 또 다른 단점은, 멀티-포인트 버스상의 불연속성(discontinuities)이 주파수에 따라 증가하는 임피던스를 갖기 때문에, 메모리 버스 상의 라인당 최대 데이터 속도가 그렇지 않은 경우보다 더 작다는 점이다. 이러한 낮은 라인당 최대 데이터 속도는, 그렇지 않은 포인트-투-포인트(point-to-point) 커넥션보다, 주어진 신호에 대해 메모리 모듈에 연결된 핀의 개수에 대해 더 높은 플로어를 배치한다.
도1은 본 발명의 일실시예를 구현한 컴퓨터 시스템의 블록도.
도2는 본 발명의 일실시예에 따른 머더보드에 실장된 메모리 시스템을 도시한 도면.
도3은 메모리 제어기와 2개의 예시적인 메모리 모듈 사이에 종래 멀티-드롭 경로를 바라본 단면을 도시한 도면.
도4는 본 발명의 일실시예에 따른 메모리 시스템에 대한 버스 경로 및 배선 형태를 도시한 도면.
도5는 본 발명의 일실시예에 따른 접합 회로를 도시한 도면.
발명의 요약
본 발명의 일실시예에 따르면, 메모리 모듈은 메모리 장치 및 접합 회로를 포함한다. 접합 회로는 버스에 연결되는 제1 포트, 메모리 장치에 연결되는 제2 포트, 및 제2 메모리 모듈에 연결되는 제3 포트를 가지며, 상기 제1 포트로부터 수신된 데이터를 상기 제2 포트 및 상기 제3 포트에 모두 전송하고, 상기 제2 포트로부터 수신된 데이터를 상기 제1 포트에 전송하고, 상기 제3 포트로부터 수신된 데이터를 상기 제1 포트에 전송한다. 상기 접합 회로는 상기 제1 포트 및 상기 제3 포트에 대해 포인트-투-포인트 커넥션을 제공하는 분리 회로를 포함한다.
도1은 본 발명의 실시예가 구현될 수 있는 컴퓨터 시스템(100)을 도시하고 있다. 도1을 참조하면, 컴퓨터 시스템(100)은 데이터 신호를 처리하는 프로세서(101)를 포함한다. 프로세서(101)는 CISC(complex instruction set computer) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 명령어 세트의 조합을 구현하는 프로세서, 또는 그 밖의 프로세서 장치일 수 있다. 도1은 단일 프로세서 컴퓨터 시스템(100)상에 구현된 본 발명의 실시예를 보여준다. 그러나, 본 발명이 다수의 프로세서를 갖는 컴퓨터 시스템에 구현될 수 있다는 것이 이해될 것이다. 프로세서(101)는 프로세서(101)와 컴퓨터 시스템(100)내의 다른 구성요소들 사이에 데이터 신호를 전송하는 CPU 버스(110)에 연결된다.
컴퓨터 시스템(100)은 메모리 시스템(113)을 포함한다. 메모리 시스템(113)은 DRAM(dynamic random access memory) 장치, SDRAM(synchronous direct random access memory) 장치, DDR(double date rate) SDRAM, QDR(quad data rate) SDRAM, D3DR SDRAM 또는 그 밖의 메모리 장치(미도시)를 포함할 수 있다. 메모리 시스템(113)은 프로세서(101)에 의해 실행될 수 있는 데이터 신호로 표현되는 명령어 및 코드를 저장할 수 있다. 컴퓨터 시스템(100)의 일실시예에 따르면, 메모리 시스템(113)은, 예시적인 3개의 메모리 모듈로 도시된(도2에 도시된) 다수의 메모리 모듈(210-212)을 포함한다. 각 인쇄 회로 기판은 일반적으로 컴퓨터 시스템(100)에 연결되는 소켓 커넥터에 삽입가능한 도터 카드(daughter card)로서 동작한다.
브리지/메모리 제어기(111)는 CPU 버스(110) 및 메모리 시스템(113)에 연결된다. 브리지/메모리 제어기(111)는 프로세서(101), 메모리 시스템(113), 및 컴퓨터 시스템(100)내의 그 밖의 구성요소들 사이에 데이터 신호를 인도하고, CPU 버스(110), 메모리 시스템(113), 및 제1 I/O 버스(120) 사이에 데이터 신호를 중개한다. 프로세서(101), CPU 버스(110), 브리지/메모리 제어기(111) 및 메모리 시스템(113)은 일반적으로 함께 공통 머더보드에 실장되고, 이를 합쳐서 도2에 도시된 컴퓨터 칩셋(200)으로 언급한다.
제1 I/O 버스(120)는 단일 버스 또는 다수의 버스의 조합일 수 있다. 예로서, 제1 I/O 버스(120)는 PCI(Peripheral Component Interconnect) 버스, PCMCIA(Personal Computer Memory Card International Association) 버스, NuBus 또는 그 밖의 버스를 포함할 수 있다. 제1 I/O 버스(120)는 컴퓨터 시스템(100) 내의 구성요소들 사이에 통신 링크를 제공한다. 네트워크 제어기(121)는 제1 I/O 버스(120)에 연결된다. 네트워크 제어기(121)는 컴퓨터 시스템(120)을 컴퓨터 네트워크(도1에 미도시)에 링크시키고, 장치들 사이에 통신을 지원한다. 디스플레이 장치 제어기(122)는 제1 I/O 버스(120)에 연결된다. 디스플레이 장치 제어기(122)는 디스플레이 장치(미도시)와 컴퓨터 시스템(100)의 연결을 가능하게 하고, 디스플레이 장치와 컴퓨터 시스템(100) 사이에 인터페이스로 역할한다. 디스플레이 장치 제어기(122)는 MDA(monochrome display adapter) 카드, CGA(color graphics adapter) 카드, EGA(enhanced graphics adapter) 카드, XGA(extended graphics array) 카드 또는 그 밖의 디스플레이 장치 제어기일 수 있다. 디스플레이 장치는 텔레비전 세트, 컴퓨터 모니터, 평면 디스플레이 또는 그 밖의 디스플레이 장치일 수 있다. 디스플레이 장치는 디스플레이 장치 제어기(122)를 통해 프로세서(101)로부터 데이터 신호를 수신하고, 컴퓨터 시스템(100)의 사용자에게 데이터 신호 및 정보를 디스플레이한다. 비디오 카메라(123)는 제1 I/O 버스(120)에 연결된다.
제2 I/O 버스(130)는 단일 버스 또는 다수의 버스의 조합일 수 있다. 예로서, 제2 I/O 버스(130)는 PCI 버스, PCMCIA 버스, NuBus, ISA(Industry Standard Architecture) 버스 또는 그 밖의 버스를 포함할 수 있다. 제2 I/O 버스(130)는 컴퓨터 시스템(100) 내의 구성요소들 사이에 통신 링크를 제공한다. 데이터 저장 장치(131)는 제2 I/O 버스(130)에 연결된다. 데이터 저장 장치(131)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 장치, 플래시 메모리 장치 또는 그 밖의 대용량 저장 장치일 수 있다. 키보드 인터페이스(132)는 제2 I/O 버스(130)에 연결된다. 키보드 인터페이스(132)는 키보드 제어기 또는 그 밖의 키보드 인터페이스일 수 있다. 키보드 인터페이스(132)는 전용 장치이거나, 또는 버스 제어기 또는 그 밖의 제어기와 같은 다른 장치에 속할 수 있다. 키보드 인터페이스(132)는 키보드(미도시)와 컴퓨터 시스템(100)의 연결을 가능하게 하고, 키보드로부터 컴퓨터 시스템(100)으로 데이터 신호를 전송한다. 오디오 제어기(133)는 제2 I/O 버스(130)에 연결된다. 오디오 제어기(133)는 사운드의 재생 및 기록을 조정하도록 동작하고, 또한 I/O 버스(130)에 연결된다. 버스 브리지(124)는 제1 I/O 버스(120)를 제2 I/O 버스(130)에 연결시킨다. 버스 브리지(124)는 버퍼에 대해 동작하고, 제1 I/O 버스(120)와 제2 I/O 버스(130) 사이에 데이터 신호를 연결시킨다.
도2는 본 발명의 일실시예에 따른 메모리 시스템(113)을 도시하고 있다. 도2를 참조하면, 메모리 시스템(113)은 일반적으로 컴퓨터 시스템(100)의 머더보드 상에 존재한다. 머더보드(200)는 브리지 메모리 제어기(111), 프로세서(101) 및 그 밖의 구성요소들과 같은 컴퓨터 시스템(100)의 구성요소들을 상호 연결하는 인쇄 회로 기판이다. 메모리 시스템(113)은 다수의 메모리 모듈(210-212)을 포함한다. 각각의 메모리 모듈(210-212)은 다수의 메모리 장치들(210b-212b)을 실장한 인쇄 회로 기판(210a, 210b)을 포함한다. 메모리 시스템은 또한 일반적으로 머더보드(200) 상에 실장되는 다수의 소켓 커넥터(220-222)를 포함한다. 메모리 모듈(210-212)은 소켓 커넥터(220-222)에 삽입가능하다. 메모리 모듈 상의 전기 커넥터는 소켓 커넥터내의 전기 콘택과 접속된다. 전기 커넥터 및 전기 콘택은 머더보드(200)상의 구성요소들이 메모리 모듈 상의 메모리 장치를 액세스할 수 있게 한다. 임의 수의 메모리 모듈을 수신하기 위해 임의 수의 메모리 커넥터가 머더보드 상에 실장될 수 있다는 것이 이해되어야 한다. 또한, 임의 수의 메모리 장치가 각 메모리 모듈 상에 실장될 수 있다는 것이 이해되어야 한다. 메모리 시스템(113)은 도1에 도시된 것과 상이한 I/O 구조를 분할하는 컴퓨터 시스템 내에 구현될 수 있다.
도4는 데이지-체인형 메모리 모듈(310a, 310b, ..., 310n) - n은 1보다 큰 모든 수가 될 수 있고, 여기서 n은 2임 - 로 도시된 하나 이상의 메모 모듈을 갖는 본 발명의 일실시예에 대한 버스 경로 및 형태를 도시하고 있는데, 여기서, 메모리 모듈(310b)은 메모리 모듈(310n)의 버스 경로 및 형태 특성을 갖는다. 메모리 제어기(111)는 메모리-데이터 신호 및 비-메모리-데이터 신호 중 적어도 하나를 포함하는 버스(315)에 연결되는데, 여기서, 비-메모리-데이터 신호는 어드레스 라인, 커맨드 라인 및 클럭 라인 중 적어도 하나를 포함할 수 있다.
메모리 모듈(310a)은 접합 회로(320a)를 포함하는데, 이것은 또한 버퍼로 언급된다. 버스(315)가 접합 회로(320a)의 제1 포트(321a)에 연결된다. 접합 회로(320a)는 접합 회로(320a)의 포트(322a)로부터 메모리 장치(311a)의 포트(312a)로의 버스에 의해 메모리 장치(311a)에 연결되는데, 여기서, 메모리 장치(311a)는 메모리 모듈(310a) 내에 있는 각각의 개별 메모리 장치들을 대표한다. 접합 회로(320a)는 또한, 접합 회로(320a)의 포트(323a)와 접합 회로(320b)의 포트(321b) 사이의 버스에 의해 연결된다. 버스(315)로부터 접합 회로(320a)로의 데이터 입력은 접합 회로(320a)에 의해 포트(323a)로 전달되고, 버스(315a)를 통해 접합 회로(320b)로 전송된다. 접합 회로(320b)로부터 포트(323a)상의 접합 회로(320a)로의 데이터 입력은 포트(321a)를 통해 버스(315)로 전달된다.
메모리 모듈(310b)은 접합 회로(320b)를 포함한다. 접합 회로(320b)는 포트(322b)로부터 메모리 장치(311b)로 버스에 의해 연결되는데, 여기서, 메모리 장치(311b)는 메모리 모듈(310b) 내에 있는 각각의 개별 메모리 장치들을 대표한다. 접합 회로(320a)로부터 접합 회로(320b)의 포트(321b)로의 데이터 입력은 접합 회로(320b)에 의해 포트(323b)로 전달되고, 버스(315b)를 통해 접합 회로(320n)의 포트(321n)로 전송된다. 버스(315b) 상에서의 접합 회로(320n)로부터 접합 회로(320b)로의 데이터 입력은 포트(321b)를 통해 버스(315a)로 전달된다. 메모리 모듈(310n)은 접합 회로(320n)를 포함한다. 접합 회로(320n)의 포트(322n)는 메모리 장치(311n)의 포트(312n)를 통해 메모리 장치(311n)에 연결되는데, 여기서, 포트(311n)는 메모리 모듈(310n) 내에 있는 각각의 개별 메모리 장치들을 대표한다. 접합 회로(320n)로부터/로 전송된 데이터는 버스(315b)를 통해 접합 회로(320b)의 포트(323b)로/로부터 전달된다.
도5는 본 발명의 일실시예에 따른, 버퍼로 언급된 접합 회로(500)의 블록도를 도시하고 있다. 도5를 참조하면, 접합 회로(500)는 신호 재생 회로 및 신호 동기 회로와 같은, 이 기술분야에서 공지된 그 밖의 회로를 포함한다는 것이 이해될 것이다. 각 블록(510, 520, 530)은 본 발명의 개별적인 회로 기능을 나타낸다. 그러나, 전압 변환 회로가 신호 라인에 대한 용량성 분리를 제공할 수 있는 것과 같이, 동일한 회로 소자에 의해 하나 이상의 기능이 수행될 수 있다는 것이 이해될 것이다. 또한, 블록(510, 520, 530)으로 표시된 진행 기능의 순서가 변화될 수 있다는 것이 이해되어야 한다.
블록(520)은 전압 상승 기능 및 전압 하강 기능을 모두 포함하는 전압 변환 회로를 나타내기 때문에, 전압 상승 회로 및 전압 하강 회로는 데이터 경로에서 상이한 위치에 각각 연결될 수 있는 개별 회로를 포함한다는 것이 이해되어야 한다. 또한, 블록(530)은 멀티플렉싱(multiplexing) 기능 및 디멀티플렉싱(de-multiplexing) 기능을 모두 포함하는 멀티플렉싱/디멀티플렉싱 블록을 나타내기 때문에, 멀티플렉싱 회로 및 디멀티플렉싱 회로는 데이터 경로에서 상이한 위치에 각각 연결될 수 있는 분리된 회로를 포함한다는 것이 이해되어야 한다.
멀티플렉싱/디멀티플렉싱 블록(530)에 의해 나타나는 디멀티플렉싱 기능은 블록(520)에 의해 나타나는 전압 변환 기능 후에 수행되고, 블록(530)에 의해 나타나는 멀티플렉싱 기능은 블록(520)에 의해 나타나는 전압 변환 전에 수행되는 것이 바람직하다. 이것은, 디멀티플렉싱 기능은 주어진 수의 라인상의 입력 신호를 보다 많은 수의 라인 상의 출력 신호로 변환하고, 멀티플렉싱 기능은 주어진 수의 라인 상의 입력 신호를 보다 적은 수의 라인상의 출력 신호로 변환하기 때문이다. 이에 따라, 전압 변환 후의 디멀티플렉싱에 의해 보다 적은 수의 회로가 전압 변환 기능을 수행하게 되고, 전압 변환 전의 멀티플렉싱에 의해 보다 적은 수의 회로가 전압 변환 기능을 수행하게 된다.
또한, 메모리 장치의 요건에 따라 데이터 신호를 임의 레벨로 상승시키기 위해 블록(520)에 의해 나타나는 전압 변환 기능은, 버스(503a)로 나가기 전에 데이터 신호에 대해 블록(520)에 의해 나타나는 전압 상승 기능을 수행함으로써, 버스(503a)에 의해 운반된 데이터 신호에 대해 수행되고, 버스(503a)에 의해 운반된 데이터 신호의 전압은, 데이터 경로 버스(503a) 내에 전압 하강 회로를 배치함으로써, 블록(502)에 의해 나타나는 전압 변환 기능에 의해 하강될 것이다. 블록(520)에 의해 나타나는 전압 변환 회로는 버스(503a)에 의해 운반된 데이터 버스에 대해서는 수행되지 않는 것이 바람직하다.
메모리 버스(550)는 접합 회로(500)의 포트(501)에 연결된다. 메모리 버스(550)는 다수의 라인을 포함한다. 바람직한 구현예는 메모리-데이터 라인과, 어드레스 라인, 커맨드 라인 및 클럭 라인을 포함할 수 있고 이후에 ADD/CMD 라인으로 언급될 수 있는 비-메모리-데이터 라인을 포함한다. 라인들은 입력 버스(550)로부터 접합 회로(500)를 분리하기 위해, 블록(510)으로 표시된 용량성 분리 회로에 연결되는데, 이것은, 도3을 참조하여 도시된 것과 같은 다수의 메모리 모듈을 갖는 회로에 대한 종래의 멀티-드롭 구조라기 보다는, 접합 회로(500)와 버스(550)의 다른 끝단에 연결된 송수신기/수신기(미도시) 사이에 포인트-투-포인트 커넥션을 야기한다. 버스(570)로부터 접합 회로(500)로 송신된 데이터는 버스(503a)로 전달되고, 버스(570) 상에서 데이지-체인형 접합 회로의 포트(501)로 전송된다. 데이지-체인형 접합 회로로부터의 데이터는 버스(570) 상에서 접합 회로(500)에 의해 포트(503)에서 수신되고, 포트(501)와 버스(550)로 전달된다. 도4에 도시된 데이지 체인형 구조에서, 송수신기/수신기는 접합 회로(320a)에 대해서는 메모리 제어기(111)이고, 접합 회로(320a+1) 내지 접합 회로(320n)에 대해서는 다른 접합 회로가 된다. 용량성 분리 회로는 버스(550)에 대해 종단(termination)을 제공하고, 버스(550) 상에서의 매우 제한된 임피던스 불연속성으로 인해, 버스(550)가 보다 높은 주파수를 달성할 수 있도록 한다. 임피던스 불연속성은 버스(550) 상에서의 최대 주파수를 제한하는 파형에서 반사(reflections)를 야기한다. 버스상에서의 보다 낮은 불연속성에 따라, 버스의 주파수는 현재의 멀티-드롭 메모리 버스에 비해 훨씬 더 높은 비율로 증가될 수 있다. 또한, 접합 회로(500) 버퍼링이 모든 고속 인터페이스를 포함하는 경우, 메모리 장치(560)는 고속 로직을 갖는 부담에서 벗어나고, 보다 덜 비싸게 만들어질 수 있다. 분리 회로(510)는 버스(510a)를 통해 전압 변환 회로(520), 및 버스(503a)를 통해 출력 포트(503)에 모두 연결된다. 접합 회로(320n)에서, 도4에 도시된 것과 같은 데이지-체인형 접합 회로 라인의 끝단에 있는 접합 회로의 경우, 그 접합 회로는 포트(503) 및 연결 버스(503a)를 포함하지 않을 수 있다.
본 실시예를 위한 버스(510a)는 메모리 장치(560)에 대한 전압 변환 회로(520)로, 및 메모리 장치(560)로부터 분리 회로(510)로 데이터를 전송한다. 전압 변환 블록(520)은 버스(550)로부터(디멀티플렉싱 회로의 위치에 따라 다름) 접합 회로로 입력되는 각각의 개별 신호의 전압 범위를, 메모리 제어기 또는 CPU로부터의 전송에 대응하는 범위로부터 메모리 장치(560)로의 입력에 대응하는 범위로 변환하기 위한 전압 상승 회로를 포함한다. 전압 변환 블록(520)은 메모리 장치로부터(멀티플렉싱 회로의 위치에 따라 다름) 출력되는 각각의 개별 신호의 전압 범위를, 메모리 장치로부터의 전송에 대응하는 범위로부터 메모리 제어기 또는 CPU로의 입력에 대응하는 범위로 변환하기 위한 전압 하강 회로를 포함한다.
본 실시예를 위한 버스(520a)는 전압 변환 블록(520)으로부터 멀티플렉싱/디멀티플렉싱 블록(530)의 디멀티플렉싱 회로로, 및 멀티플렉싱/디멀티플렉싱 회로로부터 전압 변환 블록(520)으로 데이터를 전송한다. 디멀티플렉싱 회로는 n개 라인을 갖는 입력을 처리하고 그 입력을 디멀티플렉싱하여, 그 출력이 m개 라인을 갖도록 한다(여기서, n은 m보다 작고, m 및 n은 대안적으로 p 및 q로 표현될 수 있다). 따라서, 각 라인상의 입력 비트율은 입력측에서의 대역폭을 디멀티플렉싱 회로의 출력측에서와 동일한 대역폭으로 유지하기 위해, n/m 비율로 감소된다. 이에 따라, 본 발명은 메모리 장치(560)에 비해 보다 작은 수의 접합 회로(500)로의 데이터 라인 입력이 보다 좁은 커넥팅 버스(550, 570)를 허용하는데 필요하도록 할 수 있다. 이것은 메모리 모듈에 대해 필요한 핀의 수를 줄인다. 또한, 본 발명은 입력 버스(501) 상에서 보다 낮은 주파수를 가능하게 하여, 이에 따라, 용량성 부하에 대한 전력 손실을 감소시킬 수 있다. 본 실시예를 위한 버스(530a)는 접합 회로 포트(502)로부터 멀티플렉싱/디멀티플렉싱 블록(530)의 멀티플렉싱 회로로 데이터를 전송하고, 멀티플렉싱/디멀티플렉싱 블록(530)으로부터 접합 회로 포트(502)로 데이터를 전송한다. 멀티플렉싱 회로는 m개 라인을 갖는 입력을 처리하고 그 입력을 디멀티플렉싱하여, 그 출력이 n개 라인을 갖도록 한다(여기서, n은 m보다 작다). 따라서, 각 라인상의 입력 비트율은 입력측에서의 대역폭을 멀티플렉싱 회로의 출력측에서와 동일한 대역폭으로 유지하기 위해, m/n 비율로 증가된다. 이에 따라, 본 발명은 메모리 장치(560)에 비해 보다 작은 수의 접합 회로(500)로의 데이터 라인 입력이 필요하도록 할 수 있다. 이것은 메모리 모듈에 대해 필요한 핀의 수를 줄인다. 또한, 본 발명은 입력 버스(501)상에서 보다 낮은 주파수를 가능하게 하여, 이에 따라, 용량성 부하에 대한 전력 손실을 감소시킨다.
접합 회로 포트(502)로부터, 데이터가 개별 버스(560a-560h)를 통해 메모리 장치(560)로 입력 및 출력되고, ADD/CMD 데이터는 버스(560i)를 통해 메모리 장치에 입력된다. 전압 변환 및 멀티플렉싱/디멀티플렉싱에 대해 가능한 상이한 요건으로 인해, 신호 조건 개별 ADD/CMD 라인 및 신호 조건 메모리-데이터 라인에 대한 필요성이 상이하다는 것을 특히 이해해야 한다. 따라서, 상이한 멀티플렉싱 회로, 디멀티플렉싱 회로 및 전압 변환 회로가 각각 사용될 수 있다는 것이 특히 고려되어야 한다. 또한, 본 발명의 다른 실시예들은 메모리 데이터 및 ADD/CMD 데이터 모두에 대한 멀티플렉싱/디멀티플렉싱 기능, 전압 변환 기능 또는 분리 기능을 적용하지 않을 수 있다. 추가적으로, 본 발명의 일실시예는 포트(501) 및 접합 회로(500)로부터 전송되는 ADD/CMD 데이터를 포함하지 않을 수 있고, 따라서, 리턴 ADD/CMD 신호에 대한 멀티플렉싱 기능, 전압 하강 기능 및 분리 기능을 필요로 하지 않을 수 있다. 바람직한 실시예는 물리적으로 분리된 2개의 메모리 데이터 처리 회로 - 각 메모리 데이터 회로는 메모리 장치(560)의 배타적인 서브세트에 연결됨 -, 및 하나의 물리적으로 분리된 ADD/CMD 처리 회로 - 각 회로는 본 발명에 따라 전압 변환, 분리 및 멀티플렉싱/디멀티플렉싱 회로를 포함함 - 를 포함한다. 2개의 분리된 메모리 데이터 회로는, 단일 장치를 이용하는 경우보다 더 간단한 데이터 라인 형태를 가능하게 한다.
이상의 설명에서, 본 발명은 특정한 예시적인 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구범위에 제시된 본 발명의 보다 넓은 사상 및 범위에서 벗어나지 않는 한, 다양한 수정 및 변경이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미라기 보다는 예시적인 것으로 간주되어야 한다.

Claims (10)

  1. 제1 메모리 모듈에 있어서,
    적어도 하나의 메모리 장치; 및
    적어도 하나의 메모리-데이터 라인 및 적어도 하나의 비-메모리-데이터 라인 중 적어도 하나에 의해 특징되는 데이터 라인을 포함하는 버스에 연결시키기 위한 제1 포트, 상기 메모리 장치에 연결되는 제2 포트, 및 제2 메모리 모듈에 연결되는 제3 포트를 가지며, 상기 제1 포트로부터 수신된 데이터를 상기 제2 포트 및 상기 제3 포트 모두에 전송하고, 상기 제2 포트로부터 수신된 데이터를 상기 제1 포트에 전송하고, 상기 제3 포트로부터 수신된 데이터를 상기 제1 포트에 전송하며, 상기 제1 포트 및 상기 제3 포트에 포인트-투-포인트(point-to-point) 커넥션을 제공하기 위한 분리 회로를 포함하는 접합 회로
    를 포함하는 메모리 모듈.
  2. 제1항에 있어서,
    상기 접합 회로는, 상기 제1 포트상의 각 라인 입력 전압 및 상기 제2 포트상의 출력 전압을, 메모리 제어기에 의한 송신에 대응하는 전압 범위로부터 상기 메모리 장치에 대응하는 전압 범위로 상승시키고, 상기 제2 포트상의 각 라인 입력 전압 및 상기 제1 포트상의 출력 전압을, 상기 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 수신에 대응하는 전압 범위로 하강시키기 위한 전압 변환 회로 - 상기 전압 변환 회로는 상기 제1 포트 및 상기 제2 포트와 전기적으로 통신함 - 를 더 포함하는
    메모리 모듈.
  3. 제1항에 있어서,
    상기 접합 회로는,
    상기 제1 포트상의 각 라인 입력 전압을, 메모리 제어기에 의한 송신에 대응하는 전압 범위로부터 상기 메모리 장치에 대응하는 전압 범위로 상승시키고, 상기 제2 포트상의 각 라인 입력 전압 및 상기 제1 포트상의 출력 전압을 상기 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 수신에 대응하는 전압 범위로 하강시키기 위한 제1 전압 변환 회로 - 상기 제1 전압 변환 회로는 상기 제1 포트, 상기 제2 포트 및 제2 전압 변환 회로와 전기적으로 통신함 - ; 및
    상기 제3 포트상의 각 라인 출력 전압을, 상기 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 송신에 대응하는 전압 범위로 하강시키기 위한 상기 제2 전압 변환 회로 - 상기 제2 전압 변환 회로는 상기 제1 전압 변환 회로 및 상기 제3 포트와 전기적으로 통신함 - 를 더 포함하는
    메모리 모듈.
  4. 제1항에 있어서,
    상기 접합 회로는,
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 메모리-데이터 라인상에서 각각이 m 비트율을 갖는 n 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제1 포트에 대한 신호 입력을, m' 비트율을 갖는 n' 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 디멀티플렉서 회로 - 여기서, n 은 n' 보다 작고, m 은 m' 보다 큼 - ; 및
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 메모리-데이터 라인상에서 각각이 m' 비트율을 갖는 n' 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제2 포트에 대한 신호 입력을, m 비트율을 갖는 n 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 멀티플렉서 회로 - 여기서, n 은 n' 보다 작고, m 은 m' 보다 큼 - 를 더 포함하는
    메모리 모듈.
  5. 제1항에 있어서,
    상기 접합 회로는,
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 비-메모리-데이터 라인상에서 각각이 p 비트율을 갖는 q 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제1 포트에 대한 신호 입력을, p' 비트율을 갖는 q' 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 디멀티플렉서 회로 - 여기서, q 는 q' 보다 작고, p 는 p' 보다 큼 - ; 및
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 비-메모리-데이터 라인상에서 각각이 p' 비트율을 갖는 q' 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제2 포트에 대한 신호 입력을, p 비트율을 갖는 q 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 멀티플렉서 회로 - 여기서, q 는 q' 보다 작고, p 는 p' 보다 큼 - 를 더 포함하는
    메모리 모듈.
  6. 제1 메모리 모듈; 및
    제2 메모리 모듈
    을 포함하고,
    여기서, 상기 제1 메모리 모듈은,
    적어도 하나의 제1 메모리 장치; 및
    적어도 하나의 메모리-데이터 라인 및 적어도 하나의 비-메모리-데이터 라인 중 적어도 하나에 의해 특징되는 데이터 라인을 포함하는 버스에 연결시키기 위한 제1 포트, 상기 제1 메모리 장치에 연결되는 제2 포트, 및 제2 메모리 모듈에 연결되는 제3 포트를 가지며, 상기 제1 포트로부터 수신된 데이터를 상기 제2 포트 및 상기 제3 포트 모두에 전송하고, 상기 제2 포트로부터 수신된 데이터를 상기 제1 포트에 전송하고, 상기 제3 포트로부터 수신된 데이터를 상기 제1 포트에 전송하며, 상기 제1 포트 및 상기 제3 포트에 포인트-투-포인트 커넥션을 제공하기 위한 분리 회로를 포함하는 접합 회로를 포함하고,
    상기 제2 메모리 모듈은,
    적어도 하나의 제2 메모리 장치; 및
    상기 제3 포트를 통해 연결되는 제4 포트, 상기 제2 메모리 장치에 연결되는 제5 포트를 가지며, 상기 제4 포트로부터 수신된 데이터를 상기 제5 포트에 전송하고, 상기 제5 포트로부터 수신된 데이터를 상기 제4 포트에 전송하며, 상기 제4 포트에 포인트-투-포인트 커넥션을 제공하기 위한 분리 회로를 포함하는 제2 접합 회로를 포함하는
    메모리 시스템.
  7. 제6항에 있어서,
    상기 제1 접합 회로는, 상기 제1 포트상의 각 라인 입력 전압 및 상기 제2 포트상의 출력 전압을, 메모리 제어기에 의한 송신에 대응하는 전압 범위로부터 상기 제1 메모리 장치에 대응하는 전압 범위로 상승시키고, 상기 제2 포트상의 각 라인 입력 전압 및 상기 제1 포트상의 출력 전압을, 상기 제1 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 수신에 대응하는 전압 범위로 하강시키기 위한 제1 전압 변환 회로 - 상기 제1 전압 변환 회로는 상기 제1 포트 및 상기 제2 포트와 전기적으로 통신함 - 를 더 포함하고,
    상기 제2 접합 회로는, 상기 제4 포트상의 각 라인 입력 전압 및 상기 제5 포트상의 출력 전압을, 메모리 제어기에 의한 송신에 대응하는 전압 범위로부터 상기 제2 메모리 장치에 대응하는 전압 범위로 상승시키고, 상기 제5 포트상의 각 라인 입력 전압 및 상기 제1 포트상의 출력 전압을, 상기 제2 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 수신에 대응하는 전압 범위로 하강시키기 위한 제2 전압 변환 회로 - 상기 제2 전압 변환 회로는 상기 제4 포트 및 상기 제5 포트와 전기적으로 통신함 - 를 더 포함하는
    메모리 시스템.
  8. 제6항에 있어서,
    상기 접합 회로는,
    상기 제1 포트상의 각 라인 입력 전압을, 메모리 제어기에 의한 송신에 대응하는 전압 범위로부터 상기 제1 메모리 장치에 대응하는 전압 범위로 상승시키고, 상기 제2 포트상의 각 라인 입력 전압 및 상기 제1 포트상의 출력 전압을, 상기 제1 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 수신에 대응하는 전압 범위로 하강시키기 위한 제1 전압 변환 회로 - 상기 전압 변환 회로는 상기 제1 포트, 상기 제2 포트 및 제2 전압 변환 회로와 전기적으로 통신함 - ; 및
    상기 제3 포트상의 각 라인 출력 전압을, 상기 제1 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 송신에 대응하는 전압 범위로 하강시키기 위한 상기 제2 전압 변환 회로 - 상기 전압 변환 회로는 상기 제1 전압 변환 회로 및 상기 제3 포트와 전기적으로 통신함 - ; 및
    상기 제4 포트상의 각 라인 입력 전압을, 메모리 제어기에 의한 송신에 대응하는 전압 범위로부터 상기 제2 메모리 장치에 대응하는 전압 범위로 상승시키고, 상기 제5 포트상의 각 라인 입력 전압 및 상기 제4 포트상의 출력 전압을, 상기 제2 메모리 장치에 대응하는 전압 범위로부터 상기 메모리 제어기에 의한 수신에 대응하는 전압 범위로 하강시키기 위한 제3 전압 변환 회로 - 상기 제3 전압 변환 회로는 상기 제4 포트 및 상기 제5 포트와 전기적으로 통신함 - 를 더 포함하는
    메모리 시스템.
  9. 제6항에 있어서,
    상기 제1 접합 회로는,
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 메모리-데이터 라인상에서 각각이 m 비트율을 갖는 n 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제1 포트에 대한 신호 입력을, m' 비트율을 갖는 n' 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 디멀티플렉서 회로 - 여기서, n 은 n' 보다 작고, m 은 m' 보다 큼 - ; 및
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 메모리-데이터 라인상에서 각각이 m' 비트율을 갖는 n' 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제2 포트에 대한 신호 입력을, m 비트율을 갖는 n 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 멀티플렉서 회로 - 여기서, n 은 n' 보다 작고, m 은 m' 보다 큼 - 를 더 포함하고,
    상기 제2 접합 회로는,
    상기 제4 포트 및 상기 제5 포트와 전기적으로 통신하고, 상기 메모리-데이터 라인상에서 각각이 m 비트율을 갖는 n 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제4 포트에 대한 신호 입력을, m' 비트율을 갖는 n' 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 디멀티플렉서 회로 - 여기서, n 은 n' 보다 작고, m 은 m' 보다 큼 - ; 및
    상기 제4 포트 및 상기 제5 포트와 전기적으로 통신하고, 상기 메모리-데이터 라인상에서 각각이 m' 비트율을 갖는 n' 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제5 포트에 대한 신호 입력을, m 비트율을 갖는 n 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 멀티플렉서 회로 - 여기서, n 은 n' 보다 작고, m 은 m' 보다 큼 - 를 더 포함하는
    메모리 시스템.
  10. 제6항에 있어서,
    상기 제1 접합 회로는,
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 비-메모리-데이터 라인상에서 각각이 p 비트율을 갖는 q 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제1 포트에 대한 신호 입력을, p' 비트율을 갖는 q' 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 디멀티플렉서 회로 - 여기서, q 는 q' 보다 작고, p 는 p' 보다 큼 - ; 및
    상기 제1 포트 및 상기 제2 포트와 전기적으로 통신하고, 상기 비-메모리-데이터 라인상에서 각각이 p' 비트율을 갖는 q' 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제2 포트에 대한 신호 입력을, p 비트율을 갖는 q 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 멀티플렉서 회로 - 여기서, q 는 q' 보다 작고, p 는 p' 보다 큼 - 를 더 포함하고,
    상기 제2 접합 회로는,
    상기 제4 포트 및 상기 제5 포트와 전기적으로 통신하고, 상기 비-메모리-데이터 라인상에서 각각이 p 비트율을 갖는 q 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제4 포트에 대한 신호 입력을, p' 비트율을 갖는 q' 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 디멀티플렉서 회로 - 여기서, q 는 q' 보다 작고, p 는 p' 보다 큼 - ; 및
    상기 제4 포트 및 상기 제5 포트와 전기적으로 통신하고, 상기 비-메모리-데이터 라인상에서 각각이 p' 비트율을 갖는 q' 개의 입력 라인상에 송신되는 제1 대역폭을 갖는 상기 제5 포트에 대한 신호 입력을, p 비트율을 갖는 q 개의 라인상에 송신되는 상기 제1 대역폭을 갖는 데이터 신호로 디멀티플렉싱하기 위한 멀티플렉서 회로 - 여기서, q 는 q' 보다 작고, p 는 p' 보다 큼 - 를 더 포함하는
    메모리 시스템.
KR10-2003-7003869A 2000-09-18 2001-09-18 메모리 제어기와 메모리 모듈 사이에 버퍼 데이지-체인커넥션을 구현하기 위한 장치 KR100531426B1 (ko)

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