JP4142950B2 - メモリ制御器とメモリ・モジュールとの間にバッファされたデイジー・チェーン接続を達成するための装置 - Google Patents
メモリ制御器とメモリ・モジュールとの間にバッファされたデイジー・チェーン接続を達成するための装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、コンピュータ・システムにおけるメモリ・システムに関する。さらに詳しくは、本発明は、メモリ制御器とメモリ・モジュールとの間のバッファされたデイジー・チェーン接続を実現するための装置に関する。
【0002】
【従来の技術】
デュアル・インライン・メモリ・モジュール(DIMM)のようなメモリ・モジュールは、一般的なメモリ実装設計になった。DIMMは多くのメモリ装置を搭載した小型のプリント回路基板である。DIMMは、プリント回路基板の電気的なコネクタの一方端にのみリードを有する先行品であるシングル・インライン・メモリ・モジュール(SIMM)と異なり、プリント回路基板の電気的なコネクタの両側からアクセス可能なリードを具備する。DIMMは、より大きなプリント回路基板上にはんだ処理された小型ソケット・コネクタ、またはマザーボードに挿入される。複数のメモリ・モジュールは、メモリ制御器のメモリ側に結合されるメモリ・バスへマルチ・ドロップ接続によって典型的にはメモリ制御器に通常直接に接続される。メモリ制御器は、メモリ・バスによってメモリ・データを送信しかつ受信する。メモリ・モジュールの各々は、メモリ・モジュール上に搭載された複数のメモリ装置(デバイス)を含む。そのメモリ装置は、典型的にはダイナミック・ランダム・アクセス・メモリ(DRAM)である。
【0003】
図3は、メモリ制御器111と2つの典型的なメモリ・モジュール210−211との間の従来のマルチ・ドロップ・ルーティングの一端を示す図である。メモリ・バス310は、スタブ(突起接続体)によって、メモリ装置210aおよび210bの各々に接続する。スタブ310aは、バス310をメモリ装置210aに接続する。スタブ310bは、バス310をメモリ装置211bに接続する。スタブは、バス310によってメモリ装置211aおよび211bに導かれる信号に対する容量性負荷に対する不連続性を誘導する。さらに、スタブは、電圧変換を含む中間の信号状態のないメモリ装置に直接接続する。マルチ・ドロップ接続によってメモリ・バスに直接接続されたメモリ・モジュールの短所は、メモリ装置とメモリ制御器との間に電圧レベルの分離がないということである。この電圧分離の欠如によって、一方ではメモリ装置の入力およびメモリ制御器の出力における電圧レベル間、他方、メモリ装置の出力およびメモリ制御器の入力における電圧レベル間の相違が許されなくなる。したがって、メモリ制御器の信号レベルがメモリ装置の許容可能な範囲未満であるシステムでは、メモリ装置は入力を認識できないであろうし、また、メモリ装置の出力はメモリ制御器または結合されたCPUの安全な動作レベルを超えることになるであろう。
【0004】
マルチ・ドロップ接続によってメモリ・バスに直接接続するメモリ・モジュールの別の短所は、容量性負荷分離がマルチ・ドロップ・バスとメモリ装置との間にないということであり、それはマルチ・ドロップ・ラインの容量性負荷がない場合よりメモリ装置の動作を遅くさせることになる。
【0005】
マルチ・ドロップ接続によってメモリ・バスに結合されたメモリ・モジュールの別の短所は、マルチ・ポイント・バス上の不連続性が周波数につれて増加するインピーダンスを有することから、メモリ・バス上におけるライン当たりのデータ速度のピークがより小さくならざるを得ないということである。このライン当たりのより低いピーク・データ速度は、2地点間接続向けに与えられた信号に対するメモリ・モジュールに接続するピン数をより高い下限に設定せざるをえないことになるであろう。
【0006】
【発明の概要】
実施例に従って、メモリ・モジュールはメモリ装置およびジャンクション回路を含む。ジャンクション回路は、バスに結合する第1ポート、メモリ装置に結合する第2ポート、第2メモリ・モジュールに結合する第3ポートを具備し、第1ポートから受信したデータを第2ポートおよび第3ポートの双方へ送り、第2ポートから受信したデータを第1ポートへ送り、かつ第3ポートから受信したデータを第1ポートへ送る。ジャンクション回路は分離回路を含み、第1ポートおよび第3ポートへポイント間接続を提供する。
【0007】
【好適な実施例の詳細な説明】
本発明は、例示によって図示され、添付図面の数字による限定で制限されるものではない。
【0008】
図1は、本発明の実施例を実行することができるコンピュータ・システム100を図示する。図1を参照して、コンピュータ・システム100は、データ信号を処理するプロセッサ101を含む。プロセッサ101は、複雑命令セット・コンピュータ(CISC:complex instruction set computer)マイクロプロセッサ、縮小命令セット・コンピューティング(RISC: reduced instruction set computing)マイクロプロセッサ、超長命令語(VLIM: very long instruction word)マイクロプロセッサ、命令セットの組合せを実行するプロセッサ、または他のプロセッサ装置である。図1は、単一のプロセッサ・コンピュータ・システム100上で実行される本発明の例を示す。しかしながら、本発明が複数のプロセッサを有するコンピュータ・システム中で実行され得ることが理解される。プロセッサ101は、コンピュータ・システム100中のプロセッサ101と他のコンポーネントとの間でデータ信号を送信する中央処理装置CPUバス110に結合される。
【0009】
コンピュータ・システム100は、メモリ・システム113を含む。メモリ・システム113は、ダイナミック・ランダム・アクセス・メモリ(DRAM)装置、同期直接RAM(SDRAM:synchronous direct random access memory)装置、ダブル・データ・レート(DDR:double data rate)SDRAM、クアッド・データ速度(QDR:quad data rate)SDRAM、D3DR SDRAMまたは他のメモリ装置(図示せず)を含む。メモリ・システム113は、プロセッサ101によって実行されるデータ信号によって表わされる命令およびコードを格納する。コンピュータ・システム100の実施例によれば、メモリ・システム113は典型的な3つのメモリ・モジュールとして図示されているように、複数のメモリ・モジュール210−212(図2で図示される)を含む。プリント回路基板の各々は、一般に、コンピュータ・システム100に接続されるソケット・コネクタへ挿入することができるドータ・カードとして動作する。
【0010】
ブリッジ/メモリ制御器111は、CPUバス110およびメモリ113に結合される。ブリッジ/メモリ制御器111は、プロセッサ101、メモリ・システム113、コンピュータ・システム100中の他のコンポーネントの間におけるデータ信号を管理し、CPUバス110、メモリ・システム113、第1I/Oバス120の間におけるデータ信号のやり取りを行う。プロセッサ101、CPUバス110、ブリッジ/メモリ制御器111およびメモリ・システム113は、ともに共通のマザーボードに一般に搭載され、図2に関して図示されるようにコンピュータ・チップセット200と総称して呼ばれる。
【0011】
第1I/Oバス120は、単一バスまたは複数のバスの組合せである。実例として、第1I/Oバス120は、周辺コンポーネント相互接続(PCI)バス、PCMCIA(Personal Computer Memory Card International Association)バス、NuBusまたは他のバスを含んでもよい。第1I/Oバス120は、コンピュータ・システム100中のコンポーネント間の通信リンクを提供する。ネットワーク制御器121は、第1I/Oバス120に結合される。ネットワーク制御器121は、コンピュータ・システム100を、コンピュータ・ネットワーク(図1中では図示されない)にリンクし、装置間の通信をサポートする。表示装置制御器122は、第1I/Oバス120に結合される。表示装置制御器122によって、表示装置(図示せず)はコンピュータ・システム100に結合され、表示装置とコンピュータ・システム100との間のインターフェイスの役割を果たす。表示装置制御器122は、モノクロ表示アダプタ(MDA)カード、色グラフィックス・アダプタ(CGA)カード、強化グラフィックス・アダプタ(EGA)カード、拡張グラフィックス・アレー(XGA)カードまたは他の表示装置制御器であってもよい。表示装置は、テレビジョン・セット、コンピュータ・モニタ、平面パネル・ディスプレイまたは他の表示装置であってもよい。表示装置は、表示装置制御器122を通ってプロセッサ101からデータ信号を受け取り、コンピュータ・システム100のユーザへの情報およびデータ信号を表示する。ビデオカメラ123は、第1I/Oバス120に結合される。
【0012】
第2I/Oバス130は、単一バスまたは複数のバスの組合せであってもよい。実例として、第2I/Oバス130は、PCIバス、PCMCIAバス、NuBus、産業標準アーキテクチャ(ISA)バスまたは他のバスを含んでもよい。第2I/Oバス130は、コンピュータ・システム100中のコンポーネント間の通信リンクを提供する。データ格納装置131は、第2I/Oバス130に結合される。データ格納装置131は、ハード・ディスク・ドライブ、フロッピィ・ディスク・ドライブ、CD−ROM装置、フラッシュ・メモリ装置または他の大容量記憶装置であってもよい。キーボード・インターフェイス132は、第2I/Oバス130に結合される。キーボード・インターフェイス132はキーボード制御器または他のキーボード・インターフェイスであってもよい。キーボード・インターフェイス132は、専用装置であってもよく、またバス・コントローラまたは他の制御装置のような別の装置に存在してもよい。キーボード・インターフェイス132によって、キーボード(図示せず)はコンピュータ・システム100に結合され、キーボードからコンピュータ・システム100にデータ信号を送信する。オーディオ制御装置133は、第2I/Oバス130に結合される。オーディオ制御装置133は、音の記録および再生を調整するための動作し、I/Oバス130に結合される。バス・ブリッジ124は、第1I/Oバス120を第2I/Oバス130に結合する。バス・ブリッジ124は、第1I/Oバス120と第2I/Oバス130との間のデータ信号をバッファしかつやり取りするために動作する。
【0013】
図2は、本発明の実施例に従うメモリ・システム113を図示する。図2を参照して、メモリ・システム113は、一般に、コンピュータ・システム100のマザーボード200上で存在する。マザーボード200は、ブリッジ/メモリ制御器111、プロセッサ101および他のコンポーネントのようなコンピュータ・システム100のコンポーネントを相互に接続するプリント回路基板である。メモリ・システム113は、複数のメモリ・モジュール210−212を含む。メモリ・モジュール210−212の各々は、複数のメモリ装置210b−212bを搭載するプリント回路基板210a−212aを含む。メモリ・システムは、さらに一般にマザーボード200上に搭載された複数のソケット・コネクタ220−222を含む。メモリ・モジュール210−212は、ソケット・コネクタ220−222へ挿入することができる。メモリ・モジュール上の電気コネクタは、ソケット・コネクタ中の電気的な接触でインターフェイスを行う。電気コネクタおよび電気的接触によって、マザーボード200上のコンポーネントがメモリ・モジュール上のメモリ装置にアクセスすることを可能にする。どのような数量のメモリ・モジュールも受け入れるために、どんな数のソケット・コネクタもマザーボード上に搭載できることを理解すべきである。また、どのような台数のメモリ装置を各メモリ・モジュール上に搭載してもよいことを理解すべきである。メモリ・システム113は、図1中で図示されたものとは異なるI/O構造に分割したコンピュータ・システムで実施されてもよい。
【0014】
図4は、デイジー・チェーン接続されたメモリ・モジュール310a,310b,...,310nとして図示される1以上のメモリ・モジュールを有する実施例に対する本発明のルーティング及び構造を図示し、ここにnは1を越える任意の数で(そしてnが2であるとき、メモリ・モジュール310bはメモリ・モジュール310nの構造的およびるティング特性を有している)。メモリ制御器111は、メモリ・データ信号および非メモリ・データ信号(の少なくとも1つ)を含むバス315に結合され、そこでは非メモリ・データ信号はアドレス・ライン、コマンド・ラインおよびクロック・ラインの少なくとも1つを含んでいる。
【0015】
メモリ・モジュール310aは、バッファと呼ばれるジャンクション回路320aを含む。バス315は、ジャンクション回路320aの第1ポート321aに結合される。ジャンクション回路320aは、ジャンクション回路320aのポート322aからメモリ装置311aのポート312aへのバスでメモリ装置311aへ結合され、そこで装置311aはメモリ・モジュール310aに位置する個別のメモリ装置の各々を代表する。ジャンクション回路320aは、ジャンクション回路320aのポート323aとジャンクション回路320bのポート321bとの間のバス315aによってさらに結合される。バス315からジャンクション回路320aへのデータ入力は、ジャンクション回路320aによってポート323aへルート化され、バス315aを通してジャンクション回路320bに送信される。ジャンクション回路320bからポート323a上のジャンクション回路320aへのデータ入力は、ポート321aを通してバス315へ経路化される。
【0016】
メモリ・モジュール310bは、ジャンクション回路320bを含む。ジャンクション回路320bは、ポート322bからメモリ装置311bへバスで結合され、ここで装置311bはメモリ・モジュール310bに所在する個別のメモリ装置の各々を代表する。ジャンクション回路320aからジャンクション回路320bのポート321bへのデータ入力は、ジャンクション回路320bのポート323bによって経路化され、バス315bによってジャンクション回路320nポートのポート321nへ伝送される。ジャンクション回路320nからジャンクション回路320bへのバス315b上のデータ入力は、ポート321bを通してバス315aへ入力され経路化される。メモリ・モジュール310nは、ジャンクション回路を320n含む。ジャンクション回路320nのポート322nは、メモリ装置311nのポート312nを介してメモリ装置に311nに接続され、ここでポート311nはメモリ・モジュール310nに所在する個別のメモリ装置の各々を代表する。ジャンクション回路320nへおよびから伝送されるデータは、ジャンクション回路320bのポート323bへおよびからのバス315bを通して送られる。
【0017】
図5は、本発明の実施例に従うバッファと称されるジャンクション回路500のブロック図である。図5を参照して、ジャンクション回路500は、信号再生回路および信号同期回路のような周知の技術である他の回路類を含むことを理解すべきである。各々のブロック510,520および530は、本発明の個別の回路機能を表わす。しかしながら、電圧変換回路が信号ラインに対し容量分離を提供するように、同じ回路素子が1つ以上の機能を行なうことができることを理解すべきである。さらに、ブロック510,520および530によって表わされるプロセス機能のシーケンスが変更されてもよいことを理解すべきである。
【0018】
ブロック520が電圧上昇機能および電圧降下機能の両方を含む電圧変換回路を表わすので、電圧上昇回路および電圧降下回路はデータ経路中の異なる位置に結合される個別の回路類を含むことが理解される。さらに、ブロック530が多重化(マルチプレックス)機能および多重分離化(デマルチプレックス)機能の両方を含む多重化/多重分離化機能を表わすので、多重化回路および多重分離化回路がデータ経路中の異なる位置で各々結合される個別の回路類を含むことが理解される。
【0019】
多重化/多重分離化ブロック530によって表わされる多重分離化機能がブロック520によって表わされる電圧変換機能の後に行なわれ、ブロック530によって表わされる多重化機能がブロック520によって表わされる電圧変換機能の前に行なわれることが選択される。これは、多重分離化機能は所与数のライン上の入力信号をより多くの数のライン上の出力信号へ変換し、多重化機能は所与数のライン上の入力信号をより少ない数のライン上に出力信号へ変換するからである。このように、電圧変換後の多重分離化によって、より少数の回路が電圧変換機能を行なう結果となり、また電圧変換前の多重化により、より少ない数の回路で電圧変換機能を行なえる結果となる。
【0020】
さらに、データ信号をメモリ装置の仕様に従うレベルへ上昇させるためのブロック520によって表わされる電圧変換機能は、ブロック520によって表わされる電圧変換機能をデータ信号がバス503aへ受け渡される前に実行することにより、バス503aによって伝送されるデータ信号に関して行われ、その後バス503aによって伝達されるデータ信号の電圧は、バス503aのデータ経路中に電圧降下回路を配置することによりブロック520によって表わされる電圧変換回路によって低下されなければならない。ブロック520によって表わされる電圧変換機能は、バス503aによって伝送されるデータ信号には実行されないことが選択される。
【0021】
メモリ・バス550は、ポート501でジャンクション回路500に結合する。メモリ・バス550は、複数のラインを含む。好ましい実施態様では、メモリ・データ・ラインおよび非メモリ・データ・ラインの双方に、アドレス・ライン、コマンド・ラインおよびクロック・ラインが含んでいてもよく、それはADD/CMDラインと称される。そのラインは、ブロック510によって示される容量性分離回路に結合され、ジャンクション回路500を入力バス550から分離し、図3に関して示されたような複数のメモリ・モジュールを有する回路のための従来のマルチ・ドロップ構成よりむしろ、ジャンクション回路500とバス550の他方端に結合された送受信機/受信機(示せず)との間のポイント間接続を行う。バス570からジャンクション回路500に送信されたデータは、バス503aに導かれ、デイジー・チェーン状に繋がれたジャンクション回路のポート501からバス550上に送信される。デイジー・チェーン状に繋がれたジャンクション回路からのデータは、ジャンクション回路500によってバス570上のポート503で受け取られ、バス550のポート501へ導かれる。図4で示されたデイジー・チェーン状の構成では、送受信機/受信機はジャンクション回路320aに対するメモリ制御器111であり、別のジャンクション回路はジャンクション回路320nに対してジャンクション回路320a+1である。容量性分離回路は、バス550に対し終端を提供し、バス550上の非常に制限されたインピーダンスの不連続性により、バス550が極めて高い周波数を達成することを可能にする。インピーダンスの不連続性は、波形への反射を引き起こしバス550の最大周波数を制限する。バスがより低い不連続性を有することによって、バスの周波数は既存のマルチ・ドロップ・メモリ・バスよりはるかに高い速度に増加させることができる。さらに、バッファされたジャンクション回路500が高速インターフェイスのすべて含んでいるとすれば、メモリ装置560は、高速ロジックを有する負担から解放され、より安価に製作することができるであろう。分離回路510は、バス510aを介する電圧変換回路520およびバス503aを介する出力ポート503の両方に結合される。図4において示されたデイジー・チェーン状に繋がれたジャンクション回路の終端のジャンクション回路320nの場合には、そのジャンクション回路はポート503および結合されたバス503aを含んでいなくてもよい。
【0022】
この実施例の目的のために、バス510aは、メモリ装置560に向けて電圧変換回路520へ、またメモリ装置560から分離回路510へデータを送信する。電圧変換機能520は、電圧上昇回路を含み、バス550(多重分離化回路の位置に依存する)からジャンクション回路への各個別の信号入力の電圧範囲を、メモリ制御器またはCPUからの送信と同一基準の電圧範囲からメモリ装置560への入力と同一基準の電圧範囲へ変換する。電圧変換機能520は、電圧降下回路を含み、メモリ装置(多重化回路の位置に依存する)からの各個別の信号出力の電圧範囲を、メモリ装置からの送信と同一基準の電圧範囲からメモリ制御器またはCPUへの入力と同一基準の電圧範囲へ変換する。
【0023】
この実施例のために、バス520aは、電圧変換機能520から多重化/多重分離化機能530の多重分離化回路へ、および多重化/多重分離化機能530の多重化回路から電圧変換機能520へ、データを送信する。多重分離化回路は、n本のラインを具備する入力を処理し、かつ出力がm本のラインを有するように多重分離化を行い、nはm未満である(ここで、mおよびnは、pおよびqと二者択一的に表現することができる)。したがって、各ラインの入力ビット速度は、多重分離化回路の入力側の帯域幅を出力側と同じに維持するために、n/m比まで減少する。このように、本発明により、ジャンクション回路500へ入力されるデータ・ラインの数をメモリ装置560より少数にすることは、より小型の接続バス550,570を許容することを可能にする。これは、メモリ・モジュール上に要求されるピン数を減少させる。さらに、本発明は入力バス501をより低い周波数にすることができ、容量性負荷に対し失われる電力を抑えることが可能になる。この実施例のために、バス530aは、ジャンクション回路のポート502から、多重化/多重分離化機能530の多重化回路へデータを送信し、また、多重化/多重分離化機能530の多重分離化回路からジャンクション回路のポート502へデータを送信する。多重化回路は、m本のラインを具備する入力を処理し、出力がn本のラインを有するように入力を多重化する、ここでnはm未満である。したがって、各ライン上の出力ビット速度は、多重分離化回路の入力側の帯域幅を出力側と同じに維持するために、m/n比まで増加する。このように、本発明により、ジャンクション回路500へ入力されるデータ・ラインの数をメモリ装置560が要求するより少数にすることが可能になる。これは、メモリ・モジュール上に要求されるピン数を減少させる。さらに、本発明は入力バス501をより低い周波数にすることができ、容量性負荷に対し失われる電力を抑えることが可能になる。
【0024】
ジャンクション回路のポート502から、個別のバス560a−560hを介してメモリ装置560へデータが入出力され、ADD/CMDデータは、バス560iを経由してメモリ装置へ入力される。特に、個々のADD/CMDラインにおける信号条件に対する要求はメモリ・データ・ラインへの信号条件と異なっていることを理解すべきであり、これは電圧変換および多重化/多重分離化に関する異なる要求が存在するするためである。従って、異なる多重化回路、多重分離化回路および電圧変換回路が各々のために使用されることが考慮される。さらに、本発明の異なる実施例では、分離機能、電圧変換機能または多重化/多重分離化機能をメモリ・データおよびADD/CMDデータの両方に適用できないこともある。加えて、本発明の実施例は、ジャンクション回路500のポート501から送信されるCMD/ADDデータを含んでいないことがあり、従って分離機能、電圧降下機能および復帰ADD/CMD信号への多重化機能を要求しないこともあるであろう。好適な実施例は、2つの物理的に別個のメモリ・データ処理回路および1つの物理的に個別のADD/CMD処理回路を具備し、その各メモリ・データ回路はメモリ装置560のサブセットに排他的に結合されており、各ADD/CMD処理回路は、実施例に従って、電圧変換、分離および多重化/多重分離化回路を含む。2つの個別のメモリ・データ回路は、単一の装置の場合より直進的なデータ・ライン位相を可能にする。
【0025】
前述の記載では、発明はそれの特定の典型的な実施例に関して記述される。しかしながら、様々な修正および変更がより広い精神および本発明の範囲から逸脱することなく添付の特許請求の範囲に示されるようになされることができる。明細書および図面は限定的な見方よりむしろ図示的に示されているとみなすべきである。
【図面の簡単な説明】
【図1】 本発明の実施例を実現するコンピュータ・システムのブロック図である。
【図2】 本発明の実施例に従うマザーボード上に搭載されたメモリ・システムを図示する。
【図3】 メモリ制御器と2つの典型的なメモリ・モジュールとの間の従来のマルチ・ドロップ・ルーティングの一端を示す図である。
【図4】 本発明の実施例に従うメモリ・システムのための配線および構成を図示する。
【図5】 本発明の実施例に従うジャンクション回路を図示する。
Claims (10)
- 第1メモリ・モジュールにおいて、
少なくとも1つのメモリ装置と、
ジャンクション回路であって、
少なくとも1つのメモリ・データ・ラインおよび少なくとも1つの非メモリ・データ・ラインの少なくとも1つによって特徴付けられるデータ・ラインを含むバスに結合する第1ポート、
前記少なくとも1つのメモリ装置に結合された第2ポート、
第2メモリ・モジュールに結合する第3ポート、および
前記第1ポートおよび前記第3ポートへポイント間接続を提供するための分離回路、を含むジャンクション回路と、から構成され、
前記ジャンクション回路は、前記第1ポートから受信したデータを前記第2ポートおよび前記第3ポート双方へ送信し、前記第2ポートから受信されたデータを前記第1ポートへ送信し、かつ前記第3ポートから受信されたデータを前記第1ポートへ送信するために動作する、
ことを特徴とする第1メモリ・モジュール。 - 前記ジャンクション回路は、前記第1ポート上の各ライン入力および前記第2ポート上の出力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記少なくとも1つのメモリ装置と同一基準の電圧範囲へ上昇させ、および前記第2ポート上の各ライン入力および前記第1ポート上の出力の電圧を前記少なくとも1つのメモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる電圧変換回路をさらに含み、前記電圧変換回路は前記第1ポートおよび前記第2ポートと電気的に連絡することを特徴とする請求項1記載の第1メモリ・モジュール。
- 前記電圧変換回路は、
前記第3ポート上の各ライン出力の電圧を前記少なくとも1つのメモリ装置と同一基準の電圧範囲から前記メモリ制御器による送信と同一基準の電圧範囲へ低下させ、前記電圧変換回路は前記第3ポートと電気的に連絡する、
ことを特徴とする請求項2記載の第1メモリ・モジュール。 - 前記ジャンクション回路は、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第1ポートへ第1の数の入力ライン上に送信された、前記メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重分離化されたデータ信号に多重分離化し、ここに前記第1の数の入力ラインは前記第2の数の出力ラインより少なく、前記第1のビット速度は前記第2のビット速度より大きい、多重分離化回路と、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第2ポートへ第1の数の入力ライン上に送信された、前記メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重化されたデータ信号に多重化し、ここに前記第2の数の出力ラインは前記第1の数の入力ラインより少なく、前記第2のビット速度は前記第1のビット速度より大きい、多重化回路と、
をさらに含むことを特徴とする請求項1記載の第1メモリ・モジュール。 - 前記ジャンクション回路は、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第1ポートへ第1の数の入力ライン上に送信された、前記非メモリ・データ・ライン上の信号 入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重分離化されたデータ信号に多重分離化し、ここに前記第1の数の入力ラインは前記第2の数の出力ラインより少なく、前記第1のビット速度は前記第2のビット速度より大きい、多重分離化回路と、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第2ポートへ第1の数の入力ライン上に送信された、前記非メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重化されたデータ信号に多重化し、ここに前記第2の数の出力ラインは前記第1の数の入力ラインより少なく、前記第2のビット速度は前記第1のビット速度より大きい、多重化回路と、
をさらに含むことを特徴とする請求項1記載の第1メモリ・モジュール。 - メモリ・システムにおいて、
(a)少なくとも1つの第1メモリ装置、および
ジャンクション回路であって、
少なくとも1つのメモリ・データ・ラインおよび少なくとも1つの非メモリ・データ・ラインの少なくとも1つによって特徴付けられるデータ・ラインを含むバスに結合する第1ポート、
前記少なくとも1つの第1メモリ装置に結合された第2ポート、
第2メモリ・モジュールに結合された第3ポート、および
ポイント間接続を前記第1ポートおよび前記第3ポートへ提供する分離回路、
からなるジャンクション回路、によって構成され、
前記ジャンクション回路は、前記第1ポートから受信されたデータを前記第2ポートおよび前記第3ポート双方へ送信し、前記第2ポートから受信されたデータを前記第1ポートへ送信し、かつ前記第3ポートから受信されたデータを前記第1ポートへ送信する、第1メモリ・モジュールと、
(b)少なくとも1つの第2メモリ装置、および
第2ジャンクション回路であって、
バスを介して前記第3ポートへ結合された第4ポート、
前記少なくとも1つの第2メモリ装置に結合された第5ポート、および
ポイント間接続を前記第4ポートへ提供する第2分離回路、
からなる第2ジャンクション回路、によって構成され、
前記第2ジャンクション回路は、前記第4ポートから受信したデータを第5ポートへ送信するとともに前記第5ポートから受信したデータを前記第4ポートへ送信する、第2メモリ・モジュールと、
を含むことを特徴とするメモリ・システム。 - (a)前記第1ジャンクション回路は、前記第1ポート上の各ライン入力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記少なくとも1つの第1メモリ装置と同一基準の電圧範囲へ上昇させ、かつ前記第2ポート上に出力し、および前記第2ポート上の各ライン入力の電圧を前記少なくとも1つの第1メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させ、かつ前記第1ポート上に出力する第1電圧変換回路をさらに含み、前記第1電圧変換回路は前記第1ポートおよび前記第2ポートと電気的に連絡し、および
(b)前記第2ジャンクション回路は、前記第4ポート上の各ライン入力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記少なくとも1つの第2メモリ装置と同一基準の電圧範囲へ上昇させ、かつ前記第5ポート上に出力し、および前記第5ポート上の各ライン入力の電圧を前記少なくとも1つの第2メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させ、かつ前記第4ポート上に出力する第2電圧変換回路をさらに含み、前記第2電圧変換回路は前記第4ポートおよび前記第5ポートと電気的に連絡する、
ことを特徴とする請求項6記載のメモリ・システム。 - 前記第1電圧変換回路は、前記第3ポート上の各ライン出力の電圧を前記少なくとも1つの第1メモリ装置と同一基準の電圧範囲から前記メモリ制御器による送信と同一基準の電圧範囲へ低下させ、前記電圧変換回路は前記第3ポートと電気的に連絡する、
ことを特徴とする請求項7記載のメモリ・システム。 - 前記第1ジャンクション回路は、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第1ポートへ第1の数の入力ライン上に送信された、前記メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重分離化されたデータ信号に多重分離化し、ここに前記第1の数の入力ラインは前記第2の数の出力ラインより少なく、前記第1のビット速度は前記第2のビット速度より大きい、多重分離化回路と、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第2ポートへ第1の数の入力ライン上に送信された、前記メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重化されたデータ信号に多重化し、ここに前記第2の数の出力ラインは前記第1の数の入力ラインより少なく、前記第2のビット速度は前記第1のビット速度より大きい、多重化回路と、をさらに含み、
前記第2ジャンクション回路は、
前記第4ポートおよび前記第5ポートと電気的に連絡し、第1帯域幅を有する前記第4ポートへ第1の数の入力ライン上に送信された、前記メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重分離化されたデータ信号に多重分離化し、ここに前記第1の数の入力ラインは前記第2の数の出力ラインより少なく、前記第1のビット速度は前記第2のビット速度より大きい、多重分離化回路と、
前記第4ポートおよび前記第5ポートと電気的に連絡し、第1帯域幅を有する前記第5ポートへ第1の数の入力ライン上に送信された、前記メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重化されたデータ信号に多重化し、ここに前記第2の数の出力ラインは前記第1の数の入力ラインより少なく、前記第2のビット速度は前記第1のビット速度より大きい、多重化回路と、をさらに含むこと、
を特徴とする請求項6記載のメモリ・システム。 - 前記第1ジャンクション回路は、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第1ポートへ第1の数の入力ライン上に送信された、前記非メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重分離化されたデータ信号に多重分離化し、ここに前記第1の数の入力ラインは前記第2の数の出力ラインより少なく、前記第1のビット速度は前記第2のビット速度より大きい、多重分離化回路と、
前記第1ポートおよび前記第2ポートと電気的に連絡し、第1帯域幅を有する前記第2ポートへ第1の数の入力ライン上に送信された、前記非メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重化されたデータ信号に多重化し、ここに前記第2の数の出力ラインは前記第1の数の入力ラインより少なく、前記第2のビット速度は前記第1のビット速度より大きい、多重化回路と、をさらに含み、
前記第2ジャンクション回路は、
前記第4ポートおよび前記第5ポートと電気的に連絡し、第1帯域幅を有する前記第4ポートへ第1の数の入力ライン上に送信された、前記非メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重分離化されたデータ信号に多重分離化し、ここに前記第1の数の入力ラインは前記第2の数の出力ラインより少なく、前記第1のビット速度は前記第2のビット速度より大きい、多重分離化回路と、
前記第4ポートおよび前記第5ポートと電気的に連絡し、第1帯域幅を有する前記第5ポートへ第1の数の入力ライン上に送信された、前記非メモリ・データ・ライン上の信号入力を、各入力ラインは第1のビット速度を有し、第2のビット速度を有する第2の数の出力ライン上に送信された、前記第1帯域幅を有する多重化されたデータ信号に多重化し、ここに前記第2の数の出力ラインは前記第1の数の入力ラインより少なく、前記第2のビット速度は前記第1のビット速度より大きい、多重化回路と、をさらに含むこと、
を特徴とする請求項6記載のメモリ・システム。
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