KR100506217B1 - 자동 이득 제어 회로 및 그 동작 방법 - Google Patents

자동 이득 제어 회로 및 그 동작 방법 Download PDF

Info

Publication number
KR100506217B1
KR100506217B1 KR10-2003-0052201A KR20030052201A KR100506217B1 KR 100506217 B1 KR100506217 B1 KR 100506217B1 KR 20030052201 A KR20030052201 A KR 20030052201A KR 100506217 B1 KR100506217 B1 KR 100506217B1
Authority
KR
South Korea
Prior art keywords
bit
scaling factor
bits
power signal
circuit
Prior art date
Application number
KR10-2003-0052201A
Other languages
English (en)
Other versions
KR20040018128A (ko
Inventor
브랍스톤마이클엘
윤원기
전민
락잭슨
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20040018128A publication Critical patent/KR20040018128A/ko
Application granted granted Critical
Publication of KR100506217B1 publication Critical patent/KR100506217B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
    • H04L27/08—Amplitude regulation arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3809—Amplitude regulation arrangements

Abstract

본 발명은 무선 주파수 수신기에 관한 것으로, 특히 무선망 기지국의 수신기 또는 무선 억세스 단말기의 수신기에 사용하기 위한 자동 이득 제어(AGC) 회로에 관한 것이다.
본 발명의 실시예에 따른 자동 이득 제어 회로는 무선 주파수(RF) 수신기에서 사용하기 위한 디지털 자동 이득 제어 (AGC) 회로에 있어서, X-비트 샘플들로 구성된 동위상 신호를 수신하고 코스 스케일링 인수에 의해서 결정된 비트만큼 X-비트 샘플을 레프트-시프팅(left-shifting)하는 제 1 시프터, 상기 제 1 시프터로부터 수신된 소정의 비트들을 이용하여 소정의 비트로 구성된 서브세트를 출력하는 제 1 리미터와, 제 1 M-비트를 생성하기 위해서 상기 제 1 리미터로부터 수신되는 소정의 서브세트와 미세 스케일링 인수를 승산하는 제 1 승산기, 상기 제 1 M-비트로부터 도출된 전력 신호를 최대 임계값과 비교하여 코스 스케일링 인수 및 미세 스케일링 인수를 생성하는 이득 조정 회로를 포함하는 것을 특징으로 한다.

Description

자동 이득 제어 회로 및 그 동작 방법{AGC Circuit and Method of Operation}
본 발명은 무선 주파수 수신기에 관한 것으로, 특히 무선망 기지국의 수신기 또는 무선 억세스 단말기의 수신기에 사용하기 위한 자동 이득 제어(AGC) 회로에 관한 것이다.
종래의 자동 이득 제어(Automatic Gain Control : AGC) 회로는 신호 레벨 검출 회로 및 적분기 회로에 의해서 구동되는 가변 이득 증폭기 및/또는 감쇄기로 구성되는 아날로그 회로이다. 아날로그 자동 이득 제어 회로의 정밀도는 좁은 동적 범위(dynamic range)에서는 허용되지만, 넓은 동적 범위에서는 바람직하지 못한 경우가 있다. 이에 더해서, 아날로그 자동 이득 제어 회로의 동적 범위는 안정성에서 제한되는 경우가 있다. 아날로그 자동 이득 제어 루프는 정밀도 및 온도 변동 특성이 불량하며, 장치의 특성에 따라 변동이 심하며, 신호 변조 특성, 신호 크레스트(crest) 인수, 수신된 반송파의 수에 민감하다. 또한, 프로그래머블(programmable) 시정수에 대해서 기능이 제한되어 있다.
정방향 이송(feed-forward) 구성에서 종래의 아날로그 자동 이득 제어 회로는 보통 검출기 회로에 따른 가변 이득 또는 감쇄 단을 이용하여 실행된다. 검출기는 아날로그 신호 레벨에 비례하는 신호를 제공한다. 이러한 신호는 비교기 또는 차동 증폭기에서 고정된 아날로그 임계치 전압과 비교된다. 상기 비교기 또는 차동 증폭기의 출력은 예상된 수신 신호 특성에 따라서 설정되는 시정수를 이용하여 적분된다. 적분기 출력은 가변 이득(또는 감쇄) 단의 이득을 제어하는데 사용된다. 폐루프는 검출된 신호 레벨을 고정된 임계 레벨과 비교할 때 일정하게 유지하기 위하여 이득 조정을 시도한다. 이러한 전형적인 회로의 동작은 문헌에 이미 공지되어 있으며 쉽게 이해할 수 있다
최근의 자동 이득 제어 회로를 구현하는데 있어서, 이러한 자동 이득 제어 기능 블럭 중 일부는 디지털 회로를 이용하여 구현되고 있다. 그러나, 디지털 수신기는 광범위한 강도로 수신되는 신호를 처리할 것이 요구되는 때가 있으며, 디지털 수신기 내의 디지털 복조기 회로는 비교적 좁은 범위의 신호 강도에서만 최적으로 실행된다. 디지털 자동 이득 제어 회로를 이용하여 수신된 신호 레벨로 복조기 회로전의 이득량을 역으로 조정하여 복조기가 비교적 일정하며 최적인 신호 레벨을 수신하도록 하는 것이 바람직하다.
완전 디지털 자동 이득 제어 회로에는 많은 장점이 있다. 완전 디지털 자동 이득 제어 회로는 극히 넓은 동작(dynamic) 범위에서 매우 정밀한 레벨의 제어 정밀도, 매우 정밀한 해상도를 갖는 프로그래머블 임계 값 제어, 프로그래머블 시정수, 높은 회로 안정성, 장치의 온도 변동에 대한 내성(immunity), 장치 대 장치 변동에 대한 내성, 신호 변조 특성에 대한 불감, 신호 크레스트 팩터 변동에 대한 불감을 제공한다.
그러나, 완전 디지털 자동 이득 제어를 구현하는 것은 가변 이득 아날로그 소자를 디지털 자동 이득 제어 회로의 넓은 비트 승산기(multiplier)와 교체해야 하므로 어렵다. 예를 들어, 수신된 신호에 대한 넓은 범위의 디지털 표시는 48 비트의 데이터, 즉 24 비트의 동위상(I) 데이터 및 24 비트의 쿼드로쳐(quadrature)(Q) 데이터로 이루어진다. 예를 들어, 쿼드로쳐 24-비트 샘플의 이득을 하향으로 조정하기 위해서 어떤 위상 정보 손실도 없이 4-비트 영역이 디지털 회로에서 2 x 24 x 20-비트 승산을 필요로 한다. 이러한 크기의 승산을 실행하기 위해서 요구되는 논리 셀의 수는 셀 수 없이 많을 것이다. 이러한 승산을 수행하기 위해서는 수천개의 논리 셀들이 필요하다.
상기 자동 이득 제어 회로를 어느 정도 완전하게 또는 부분적으로 실행하는 것은 이미 특허 출원되어 있다. 미합중국 특허 제 6,249,554호에는 이득 스케일링 단에서 디지털 승산기를 이용하는 디지털 자동 이득 제어 회로에 대해서 설명하고 있다. 그러나, 데이터 폭이 16 비트를 초과하는 넓은 동적 범위 신호에 대해서 이와 같이 실시하기 위해서 매우 큰 디지털 승산기 단들이 실행되어 필요한 승산을 수행하게 된다. 또한, 미합중국 특허 제 6,249,554호의 디지털 자동 이득 제어 회로는 I 및 Q 샘플들의 벡터 크기 측정이 아니라, I 샘플의 제곱에만 기초한 전력 측정에 의존한다.
미합중국 특허 제 6,249,554호의 디지털 자동 이득 제어는 직접 디지털 승산기의 실행에 의존한다. 입력 데이터 샘플들이 16 내지 24 비트와 같이 넓은 비트 샘플인 이동 무선 장치와 같은 높은 동적 범위 응용에서 요구된 승산기의 크기는 수천개의 논리 셀 정도로 매우 크다. 이러한 크기 요구로 인해서, 이러한 기능을 수행하는데 많은 양의 논리 셀을 전용으로 사용하는데 따른 높은 비용으로 인해서 이동 무선 응용을 위한 이러한 방법은 유용성이 제한된다. 이러한 자동 이득 제어 실행은 또한 벡터 크기를 결정하는 대신에 신호 레벨의 검출을 위한 I 샘플 전력 계산에만 의존한다. 이로 인해서, I 및 Q 샘플 사이의 고정 비율이 될 수 있는 수신기의 포스트-동기화(post-synchronization) 단에 대한 검출기의 유용성이 제한된다.
많은 디지털 수신기 구성에서 동기화 단들이 자동 이득 제어 단에 이어지는 것이 유리하다. 이러한 응용에서, 자동 이득 제어 회로는 신호 샘플의 벡터 크기의 측정 또는 계산에 기초하여 동작해야 한다. 이러한 알고리즘은 이득 제어 에러를 발생할 수 있기 때문에 이러한 응용에 유용하지 못하다.
미합중국 특허 제5,764,689호에는 검출기 및 자동 이득 제어 루프의 적분 기능의 디지털 실행에 기초한 디지털 자동 이득 제어 회로가 설명되어 있다. 이득 제어 신호는 디지털로 생성된 후, 디지털-아날로그 변환기를 이용하여 아날로그 제어 신호로 변환된다. 그러나, 실제적인 가변 이득 소자는 아날로그 증폭기이다. 미합중국 특허 제5,764,689호의 디지털 자동 이득 제어는 아날로그 가변 이득 소자에 단지 여섯 개의 이득 제어 상태를 제공한다. 디지털 복조를 지원하는 넓은 동적 범위 자동 이득 제어 기능에서 이는 자동 이득 제어 루프의 출력에서 적당한 신호 레벨 영역 또는 정밀도를 제공하지 못한다.
미합중국 특허 제6,275,259호에는 이득 제어 신호가 아날로그 신호인 면에서 부분적으로 아날로그 루프인 디지털 자동 이득 제어 회로에 대해서 설명되어 있다. 이러한 아날로그 신호는 아날로그-디지털 변환기(ADC)에 대한 기준 전압으로서 사용되는 것으로, 실제로 아날로그-디지털 변환기를 자동 이득 제어 루프의 가변 이득 소자로서 사용한다. 미합중국 특허 제6,275,259호의 디지털 자동 이득 제어는 순수하게 스케일러(scalar) 신호를 위해 설계되었으며 디지털 통신 수신기에서 요구될 수 있듯이 쿼드로쳐 신호를 처리하는 기능을 갖지 않는다.
그러므로, 종래의 기술에서는 개량된 완전-디지털 무선 주파수(RF) 수신기가 필요하게 된다. 특히, 무선망 응용에서 RF 수신기에서 사용하기 위한 개량된 완전-디지털 자동 이득 제어(AGC) 회로가 필요하게 된다.
따라서 본 발명의 목적은 요구되는 프로세싱 소자들을 최소화하는 디지털 회로에서 전적으로 실행되는 자동 이득 제어(AGC) 회로를 제공하는데 있다.
본 발명의 다른 목적은 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array : FPGA) 장치에서 실행하는데 최적화되며, 넓은 동적 범위의 디지털화된 수신 신호가 디지털 복조기에 제공되기 전에 이 신호를 비교적 작은 동적 범위로 압축하기 위한 목적으로 디지털 무선 수신기에서 사용하기 위한 것이다.
본 발명의 실시예에 따른 자동 이득 회로는 무선 주파수(RF) 수신기에서 사용하기 위한 디지털 자동 이득 제어 (AGC) 회로에 있어서, X-비트 샘플들로 구성된 동위상 신호를 수신하고 코스 스케일링 인수에 의해서 결정된 비트만큼 X-비트 샘플을 레프트-시프팅(left-shifting)하는 제 1 시프터, 상기 제 1 시프터로부터 수신된 소정의 비트들을 이용하여 소정의 비트로 구성된 서브세트를 출력하는 제 1 리미터와, 제 1 M-비트를 생성하기 위해서 상기 제 1 리미터로부터 수신되는 소정의 서브세트와 미세 스케일링 인수를 승산하는 제 1 승산기, 상기 제 1 M-비트로부터 도출된 전력 신호를 최대 임계값과 비교하여 코스 스케일링 인수 및 미세 스케일링 인수를 생성하는 이득 조정 회로를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 자동 이득 제어 회로의 이득 제어 실행 방법은 무선 주파수(RF) 수신기에서 사용하기 위한 것으로서, 디지털 자동 이득 제어 (AGC) 회로의 이득 제어를 실행하기 위한 방법에 있어서, 제 1 시프터에서 X-비트 샘플들로 구성된 동위상 신호를 수신하고 코스 스케일링 인수에 의해서 결정된 비트만큼 X-비트 샘플을 레프트-시프팅(left-shifting)하는 과정과, 제 1 리미터에서 상기 제 1 시프터로부터 수신된 소정의 비트들을 이용하여 소정의 비트로 구성된 서브세트를 출력하는 과정과, 제 1 승산기에서 제 1 M-비트를 생성하기 위해서 제 1 시프터 출력의 소정의 최상위 비트들의 서브세트를 미세 스케일링 인수로 승산하는 과정과, 제 1 승산기에서 제 1 M 비트를 생성하기 위해서 상기 제 1 리미터로부터 수신되는 소정의 서브세트와 미세 스케일링 인수를 승산하는 과정과, 상기 제 1 M 비트로부터 도출된 전력 신호를 최대 임계값과 비교하여 코스 스케일링 인수 및 미세 스케일링 인수를 생성하는 과정을 포함하는 것을 특징으로 한다.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 무선망(100)을 나타낸다. 상기 무선망(100)은 각각 기지국( BS(101), BS(102) 및 BS(103)) 중 하나를 포함하는 다수의 셀 사이트(121-123)를 포함한다. 기지국(101-103)은, 예를 들어 코드 분할 다중 접속(CDMA) 채널에서 다수의 이동국(MS(111-114))과 통신한다. 이동국(111-114)은 종래의 셀룰러 무선전화, PCS 핸드셋 장치, 개인 정보 이동 단말기, 휴대용 컴퓨터, 또는 원격 측정 장치를 포함하는 임의의 적당한 무선 장치가 될 수 있다. 본 발명은 이동 장치로 제한되는 것은 아니다. 고정 무선 단말기를 포함하여 다른 형태의 엑세스 단말기가 사용될 수도 있다. 그러나, 간단히 하기 위해서, 이동국만 도시되었으며 이하 그에 따라서 설명된다.
점선은 기지국(101-103)이 위치하는 셀 사이트(121-123)의 개략적인 경계를 도시한다. 셀 사이트는 개략적인 원으로 도시되는데 이는 단지 예로서 설명하기 위한 것이다. 상기 셀 사이트들은 선택된 셀 구성과 자연 및 인공적인 장애에 따라서 다른 불규칙적인 형상들을 갖을 수도 있음을 명확히 알 수 있다.
종래 기술에 공지된 바와 같이, 셀 사이트(121-123)는 다수의 섹터(미도시)로 이루어지며, 각각의 섹터는 기지국에 결합되는 지향성 안테나에 의해서 조사된다. 도 1의 실시예는 셀의 중심에서 기지국을 도시한다. 다른 대체 실시예에서는 지향성 안테나가 섹터의 모서리에 배치된다. 본 발명의 시스템은 임의의 하나의 셀 사이트 구성에 제한되지 않는다.
본 발명의 일 실시예에서 무선망은 BS(101), BS(102), 및 BS(103)은 기지국 제어기(BSC) 및 하나 이상의 기지국 송수신기 서브시스템(BTS)들을 포함한다. 기지국 제어기 및 기지국 송수신기 서브시스템은 당업자에게 공지된 것이다. 기지국 제어기는 무선 통신망내의 특정 셀에 대해서 기지국 송수신국을 포함하여 무선 통신 자원을 관리하는 장치이다. 기지국 송수신기 서브시스템(Base Transceiver Subsystem)은 RF 송수신기, 안테나, 및 각각의 셀 사이트에 배치된 다른 전기 장치를 포함한다. 이러한 장치는 공조기 장치, 가열 장치, 전원, 전화 선 인터페이스, 및 RF 송신기 및 RF 수신기를 포함한다. 본 발명의 동작을 간단하고 명확하게 설명하기 위해서, 각각의 셀들(121, 122 및 123) 내의 기지국 송수신국 및 각각의 기지국 송수신국과 연관된 기지국 제어기는 집합적으로 BS(101), BS(102) 및 BS(103)로 표시된다.
BS(101), BS(102) 및 BS(103)은 통신 라인(131) 및 이동 교환 기(MSC)(140)를 통해서 그들 서로 간에 그리고 공중 교환 전화망(PSTN) 사이에서 음성 및 데이터 신호들을 전달한다. BS(101), BS(102) 및 BS(103)은 또한 패킷 데이터와 같은 데이터 신호를, 통신 라인(131) 및 패킷 데이터 서빙 노드(Packet Data Serving Node : PDSN)(150)를 통해서 인터넷으로 전달한다. 통신 라인(131)은 MSC(140)와 BS(101), BS(102) 및 BS(103) 사이에 제어 신호를 전달하기 위한 접속 경로를 제공하여 음성을 위한 접속을 설정하며 MSC(140)과 BS(101), BS(102) 및 BS(103) 사이에 데이터 회로를 설정하는데 사용된다.
상기 통신 라인(131)은 T1 라인, T3 라인, 광섬유 링크, 망 패킷 데이터 백본 접속, 또는 임의의 다른 형태의 데이터 접속을 포함하여 임의의 적당한 접속 수단이 될 수 있다. 상기 통신 라인(131)은 BSC 내의 각각의 보코더를 MSC(140)내의 스위치 소자에 연결시킨다. 당업자라면 통신 라인(131) 상의 접속이 아날로그 음성 대역 신호의 전송을 위한 전송 경로, 펄스 코드 변조(PCM) 포맷으로 음성 신호의 전송을 위한 디지털 경로, 인터넷 프로토콜(IP) 포맷으로 음성 신호의 전송을 위한 디지털 경로, 비동기 전송 모드(ATM) 포맷으로 음성 신호의 전송을 위한 디지털 경로, 또는 다른 적당한 접속 전송 프로토콜을 제공할 수 있음을 알 수 있다. 당업자라면 통신 라인(131) 상의 접속이 적당한 시그널링 프로토콜에서 아날로그 또는 디지털 제어 신호의 전송을 위한 전송 경로를 제공할 수 있음을 알 수 있다.
상기 MSC(140)는 PSTN 또는 인터넷과 같은 무선망 및 외부망의 가입자들 사이에 서비스 및 정합을 제공하는 교환 장치이다. 상기 MSC(140)는 당업자에게는 이미 공지되어 있다. 본 발명의 어떤 실시예에서 통신 라인(131)은 여러 상이한 데이터 링크가 될 수 있는데 여기서 각각의 데이터 링크는 BS(101), BS(102) 또는 BS(103) 중 하나를 MSC(140)에 결합시킨다.
예시된 무선망(100)에서 MS(111)는 셀 사이트(121)에 위치하며 BS(101)와 통신한다. MS(113)는 셀 사이트(122)에 위치하며 BS(102)와 통신한다. MS(114)는 셀 사이트(123)에 위치하며 BS(103)와 통신한다. MS(112)는 또한 셀 사이트(123)의 외곽에 인접하여 위치하며 MS(112)에 인접한 방향 화살표에 의해서 표시된 바와 같이, 셀 사이트(123) 방향으로 이동한다. 어떤 지점에서 상기 MS(112)가 셀 사이트(123)를 향해서 그리고 셀 사이트(121)로부터 멀어지도록 이동함에 따라서 핸드-오프가 발생된다.
공지된 바와 같이, 핸드-오프 절차는 제 1 셀 사이트로부터 제 2 셀 사이트로 호출 제어를 전달한다. MS(112)가 셀(121)로부터 셀(123)로 이동함에 따라서, MS(112)는 BS(103)로부터 파일럿 신호를 검출하여 파일럿 강도 측정 메시지를 BS(101)로 송신한다. BS(103)에 의해서 전송되었으며 MS(112)에 의해서 수신 및 보고된 파일럿의 강도가 임계값을 초과하면 BS(101)는 타겟 BS(103)에 핸드오프가 TIA/EIA IS-95 또는 TIA/EIA IS-2000에 기술된 바와 같이 요구됨을 통지함으로서 소프트 핸드오프(Soft HandOff) 프로세스를 시작한다.
상기 BS(103) 및 MS(112)는 CDMA 채널에서 통신 링크의 설정을 협상(negotiation)하기 시작한다. 상기 BS(103)와 MS(112) 사이에 통신 링크를 설정하는 것에 이어서 MS(112)는 소프트 핸드오프 모드에서 BS(101) 및 BS(103)과 통신한다. 당업자라면 소프트 핸드-오프가 순방향 채널 및 역방향 채널 링크의 성능을 개선시키는 것을 알 수 있다. BS(101)로부터의 신호가 미리 결정된 신호 강도 임계값 이하로 떨어질 때, MS(112)는 BS(101)과의 링크를 끊고 BS(103)로부터만 신호를 수신한다. 따라서 호(call)는 BS(101)로부터 BS(103)로 한결같이 전달된다. 상기 소프트 핸드-오프는 이동국이 음성 또는 데이터 호출 상태에 있다고 가정한다. 아이들(idle) 핸드-오프는 셀 사이트들 사이에서 이동국의 핸드-오프로써 제어 또는 페이징 채널로 통신한다.
도 2는 본 발명의 일 실시예에 따른 무선 수신기(200)의 하이-레벨 블럭도이다. 상기 무선 수신기(200)는 예를 들면, 기지국(101) 또는 이동국(111)에서 사용하는데 적합한 일반적인 쿼드로쳐 수신기를 표시하기 위한 것이다. 무선 수신기(200)는 안테나(205), 저잡음 증폭기(Low Noise Amplifier : LNA)(210), 무선 주파수(Radio Frequency : RF) 다운-변환기(212), I/O 복조 블럭(213), 디지털 자동 이득 제어(AGC) 회로(215), 기저대역 처리 블럭(225)을 포함한다.
상기 LNA(210)는 안테나(205)에 의해서 선택된 수신 RF 신호를 증폭하고 이 신호를 적당한 레벨로 다시 증폭한다. 이후, 증폭된 RF 신호는 RF 다운-변환기(212)에 의해서 중간 주파수(Intermediate Frequency : IF) 신호로 다운-변환되고 디지털화된다. 상기 디지털화된 중간 주파수 신호는 I 및 Q 출력 신호를 생성하기 위하여 I/Q 복조 블럭(213)에 의해서 복조된다.
디지털화된 I 및 Q 출력 신호는 일련의 동위상 (I) 심볼 샘플 및 일련의 쿼드로쳐(Q) 심볼 샘플을 포함한다. 다음에 디지털 자동 이득 제어 회로(215)는, 예를 들어 24-비트 샘플들로부터, 예를 들어 4-비트 I' 및 Q' 샘플들로 I 샘플들 및 Q 샘플들을 압축한다. 압축된 I' 및 Q' 출력 신호들은 기저대역 처리 블럭(225)에 의해서 더 처리되어 최종 기저대역 출력 신호를 형성하게 된다.
본 발명의 원리에 따라서, 디지털 자동 이득 제어 회로(215)는 요구되는 처리 소자들을 최소화하는 단순화된 디지털 회로를 제공한다. 디지털 자동 이득 제어 회로(215)는 필드 프로그래머블 게이트 어레이 장치(FPGA)에서 실행되도록 최적화되며 특히 디지털 무선 수신기에서 사용하기에 적합하다.
도 3은 본 발명의 일 실시예에 따른 완전-디지털 자동 이득 제어(AGC) 회로(215)의 상세 블럭도이다. 디지털 자동 이득 제어 회로(215)는 시프터(305A), 리미터(limiter) (310A), 승산기(315A), 및 라운더(320A)를 포함하는 동위상 신호 경로를 갖는다. 또한, 디지털 자동 이득 제어 회로(215)는 시프터(305B), 리미터(310B), 승산기(315B), 및 라운더(320B)를 포함하는 쿼드로쳐 신호 경로를 갖는다. 디지털 자동 이득 제어 회로(215)는 전력 검출기(330), 프로그래머블 임계 레지스터(335), 비교기(340), 적분기(345), 가산기(350), 및 프로그래머블 지연 레지스터(355)를 포함한다. 전력 검출기(330)는 제1 제곱 회로(squaring circuit)(331), 제2 제곱 회로(332), 및 합산기(333)를 포함한다. 비교기(340)는 합산기(341) 및 포화형 회로(saturation circuit)(342)를 포함한다. 적분기(345)는 9-비트 업-다운 카운터(346)를 포함한다.
I 및 Q 경로에서 동일 동작이 발생되어 I 경로의 동작이 설명되며, 이 동작은 Q 경로의 동작에도 적용된다. 시프터(305A)는 24-비트 샘플, [X23:X0]을 수신하는 32-비트 시프트 레지스터를 포함하며, 0 내지 15 위치들(places) 사이의 샘플을 레프트-시프트(Left-Shift)하여 2c의 초기 승산을 수행하는데, 여기서 C는 0 내지 15 사이의 정수 시프트 값이다. 여기서, 샘플 [X23:X0]은 2의 보수이다.
[X23:X0] 샘플을 C만큼 시프트하는 것은 선두의 2진수 0 값을 최상위 비트 위치로 이동시킨다. 상기 2진수 0 값들은 하위 비트 위치로 시프트된다. 시프터(305A)는 적분기(345)로부터 4비트, [C8:C5]에 의해서 제어된다. 시프트 C가 0 이면 (즉, [C8:C5]가 [0000] 이면), [X23:X0]는 시프터(305A)의 [D32:D1]을 채우며, [D3:D1]이 [000]이면 [X22:X0]는 시프터(305A)의 [D26:D4]을 각각 채우며 X23은 [D32:D27]을 각각 채운다.
시프터(305A)는 13-비트 출력, 즉, [D32:D20]을 갖는데, 이는 2의 보수 포맷이다. 리미터(310A)는 시프터(305A)의 13-비트 출력을 7 비트 즉, [D26:D20]으로 제한하는데, 이것 역시 2의 보수이다. 승산기(315A)는 7-비트 x 7-비트 2의 보수 승산기이다. 상기 승산기(315A)는 12-비트 2의 보수 프로덕트 값, [M12:M1]을 생성한다. 승산기(315A)의 출력은 5개의 최상위 비트, [M12:M8] 이다. 라운더(320A)는 승산기(315A)로부터 5-비트 값들을 라운드 오프하여 4-비트 2의 보수값, [Y4:Y1]을 출력한다.
전술된 바와 같이, 쿼드로쳐 신호 경로는 동위상 신호 경로와 유사하여, 시프터(305B), 리미터(310B), 승산기(315B), 및 라운더(320B)는 유사한 방식으로 동작한다.
승산기(315A 및 315B)의 5-비트 출력, [M12:M8] 역시 전력 검출기(330)에 제공되는데, 이는 각각의 데이터 샘플에 대해서 I2 + Q2 값을 계산한다. 전력 검출기(330)의 출력은 각각의 신호 샘플 주기에 대해서 수신된 신호 전력의 선형 표시를 제공한다. 전력 검출기(330)로부터의 벡터 크기 값은 비교기(340)로 제공되는데, 이 비교기는 합산기(341) 및 포화형 블럭(342)으로 이루어진다. 벡터 크기는 합산기(341)에서 프로그래머블 임계 레지스터(335)에 저장된 임계값으로부터 감산된다. 이것은 어떤 값이 되었든지 기저대역 처리블럭(225)에서 최적인 값의 출력 레벨을 설정하기 위해서 1로부터 512까지의 넓은 정수값 범위에서 자동 이득 제어 임계값이 프로그램되게 한다. 합산기(341)의 출력은 포화형 블럭에 제공되는데, 이는 세 개의 값들, 즉 -1, 0, 또는 +1 중 하나를 출력한다.
상기 비교기(340)의 출력은 적분기(345)에 제공된다. 적분기(345)는 9-비트 업-다운 카운터(346)를 포함하는데, 이는 프로그래머블 지연 레지스터(355)에 의해서 결정되는 가변하는 지연 값에 의해서 제어된다. 상기 지연 값은 프로그래머블 지연 레지스터(355)에 의해서 설정되어 4 내지 1024 샘플의 지연 옵션을 제공하게 된다. 상기 프로그래머블 임계 레지스터(335)는 루프의 응답 시간을 제어하는 기능을 제공한다. 적분기(345)의 출력은 9-비트 값, [C8:C0]로서, 이는 24-비트 입력 데이터 값을 4-비트 값으로 축소하는데 필요한 승산 인수를 표시한다. 승산 인수의 4 개의 최상위 비트들(MSBs), [C8:C5]은 시프터(305A 및 305B)에 의해서 도입된 시프트의 량을 제어한다. 5 개의 최하위 비트들(LSBs), [C4:C0]은 가산기(350)에 의해서 2진수 값 0100000 (즉, 10진수 32)로 가산되어 승산기(315A 및 315B)에 의해서 승산 인수로서 사용된다.
본 발명의 동작에 대한 다음 예는 24-비트 데이터 샘플들을 4-비트 데이터 샘플들로 압축하는 것에 기초해 있다. 다음의 표기, Xx, Cx, Dx, Mx 및 Yx는 2진수 값 1 또는 0 을 갖는다. 본 발명의 동작은 이하 더 상세히 설명된다.
디지털 자동 이득 제어 회로(215)에 대한 입력들은 24-비트, 2의 보수 I 및 Q 기저대역 데이터 샘플로서, 시스템 클럭(CLK) 속도와 같은 간격으로 도달한다. 입력 기저대역 데이터는 2진 데이터 어레이 [X23 X22...X0]로 표시된다.
다음은 시프터(305A 및 305B)를 설명한다. 24-비트 입력 샘플 어레이 [X23 X22 ... X0]는 무부호 2진 코드들인 제어 비트들 [C8 C7 C6 C5]에 의해서 시프트 업된다 (즉, 레프트-시프트된다). 4 비트 2진 코드로 시프트 제어할 때 0 내지 15 사이의 임의의 정수로 설정될 수 있다. 이러한 시프트 동작은 입력 데이터의 초기 코스 스케일링(즉, 코스 조정)을 수행하여 24 비트 영역으로부터 13-비트 영역으로 신호 영역을 압축시킨다. 13-비트 출력 어레이 [D32 D31... D20] 는 시프터(305A 및 305B)의 출력으로부터 선택된다.
시프터(305A 및 305B)의 입력 및 출력 코드들은 2의 보수 2진 코드로서 여기서 최상위 비트(Most Significant Bit : MSB)는 부호 비트이다. 비트 D32는 항상 X23 과 동일하게 설정되어 시프트된 샘플에 부호 확장을 제공한다. 시프트 출력의 MSB는 동일 부호값을 유지하기 위해서 입력의 MSB와 동일해야 한다. 제 1 제어 비트들 (C8 C7 C6 C5)가 (0 0 0 0)와 같을 때, 13-비트 출력 어레이(array) [D32 D31 D20]은 [X23 X23 X23 X23 X23 X23 X22...X16 ]과 같다. 제 1 제어 비트들이 1이 증가함에 따라서, 입력 X 비트들은 1 비트가 시프트 업되며 출력 어레이 (D32 D31... D20 )는 입력 비트들 (X23 X23 X23 X23 X23 X22...X 16 X15)와 같다. 제어 비트들이 최대 값 (1 1 1 1)일 때, 출력 어레이 [D32 D31...D20]은 입력 비트들 [X23 X 12... X2 X1]과 같다.
다음은 리미터 (310A 및 310B)를 설명한다. 상기 리미터(310A 및 310B)는 시프터(305A 및 305B)로부터 출력된 13-비트 2의 보수 데이터 어레이를 7-비트 2의 보수 출력 어레이로 감소시킨다. 입력 데이터 어레이가 7-비트 2진 코드의 최대 정(positive) 및 부(negative)의 수를 표시하는 +63 또는 -64의 10 진수 값을 초과할 때, 리미터의 출력은 각각 +63 또는 -64 의 값으로 설정된다.
다음은 승산기(315A 및 315B)를 설명한다. 상기 승산기(315A 및 315B) 각각은 두개의 2의 보수 입력 어레이를 승산하여 하나의 13-비트 2의 보수 출력 어레이 [M12 M11M0]를 생성한다. 상위 5 비트, [M12 M11 M10 M9 M8] 만이 디지털 자동 이득 제어 프로세스에 필요하게 된다. 승산기(315A 및 315B)는 디지털 샘플의 미세 스케일링(미세 조정)을 수행한다.
다음은 라운더(320A 및 320B)를 설명한다. 상기 라운더(320A 및 320B)는 승산기(315A 및 315B)의 5-비트 2의 보수 출력에서 동작하여 라운드된 결과 I' 및 Q'을 발생한다. 각각의 라운더(320A 및 320B)는 5-비트 어레이 값을 4-비트 값으로 라운드(round)한다. 초기에 라운더(320A 및 320B)는 최대의 정(+)의 값을 10진수 +14로 제한하며, 매 샘플에 +1 값을 가산하며, 이어서 어레이의 최하위비트(Least Significant Bit : LSB)를 제거한다. 이로 인해서 루프의 출력은 그 영역이 10진수로 8 내지 +7인 4-비트 2의 보수 값이 된다. 4-비트 라운더는 5-비트 2의 보수 입력, [M22 M11 M10 M9 M8]을 4-비트 2의 보수 출력 [Y4 Y3 Y2 Y1]으로 반올림(round-off)한다.
다음은 전력 검출기(330)를 설명한다. 상기 전력 검출기(330)는 각각의 승산기 샘플의 실제 전력 크기를 계산한다. 이것은 전력 크기 표시로부터 전력 표시 변환하기 위한 제곱 회로(331 및 332)를 이용하여 각각의 스케일된 I 및 Q에서 제곱 동작을 수행함으로서 이루어진다. 생성된 9-비트 및 값들은 이어서 합산되어 샘플 벡터 전력을 표시하는 10-비트 무부호 2진 값을 생성한다. 5-비트 x 5-비트 승산을 수행하는 대신에, 제곱 기능은 간략화된 논리식 세트를 이용하여 후술된 바와 같은 동작을 수행한다.
5-비트 입력 어레이, [b4 b3 b2 b1 b0]에 대해서, 기능 블럭은 다음의 논리식을 이용하여, 수학적 제곱 어레이 [u8 u7 u6 u5 u4 u3 u2 u1]을 계산한다.
여기서, x 는 AND 오퍼레이터를 표시하며, +는 OR 오퍼레이터를 표시하며, *는 NOT 오퍼레이터를 표시한다.
다음은 비교기(340)를 설명한다. 10-비트 벡터 전력 샘플들은 이어서 비교기(340)로 공급된다. 비교기(340)는 각각의 벡터 전력 샘플과 프로그래머블 임계 레지스터(335)에 저장된 최대 임계값을 비교할때, 10진수 1 내지 512 값으로 설정될 수 있다. 비교에는 임계값으로부터 벡터 전력 샘플을 감산하며 이어서 합산기(341)의 출력을 세 개의 값들로 제한하는 단계가 포함된다. 벡터 샘플이 최대 임계값 보다 더 크면, 합산기(341) 출력은 부(-)의 값이며 제한된 출력값은 포화 회로(342)에 의해서 -1로 설정된다. 반면에 벡터 샘플이 임계값보다 작으면, 합산기(341) 출력은 정(+)의 값이 되며 제한된 출력값은 +1로 설정된다. 반면에 벡터 샘플이 임계값과 동일하면, 합산기(341) 출력은 제로이다.
다음은 적분기(345)를 설명한다. 상기 적분기(345)는 9-비트 업-다운 카운터(345)로 이루어진다. 9-비트 업-다운 카운터(345)는 누적기 및 가산기로서 사용되는 9-비트 레지스터로 이루어진다. 상기 가산기는 9-비트 누적기 레지스터의 출력 값을 비교기(340)의 출력(-1, 0, 또는 1)에 가산하며 이어서 가산 결과는 프로그래머블 지연 레지스터(355)에 저장된 지연값으로 분할된 CLK 속도와 같은 속도로 9-비트 레지스터로 다시 누적된다. 가산기의 출력이 9-비트 무부호 2진 코드의 최소 및 최대 수를 표시하는 10진수 +511 보다 크거나 또는 0 보다 작으면, 가산기의 출력은 각각 +511 또는 0 값으로 설정된다.
프로그래머블 지연 레지스터(355)내의 지연값은 4 내지 1024 중 임의의 정수값으로 설정될 수 있다. 디지털 자동 이득 제어 회로(215)내의 루프의 트랙킹(tracking) 시간은 지연 값에 의존한다. 모든 지연 간격, 9-비트 업-다운 카운터(346)의 출력은 비교기(340)로부터 입력 값의 양, -1, 0, 또는 1 만큼 업데이트된다. 적분기(345) 출력 벡터의 상위 4 비트, [C8 C7 C6 C5]는 시프터(305A 및 305B)를 제어하여 입력 데이터 샘플, [X23:X0]의 초기 코스 스케일링을 수행하는데 사용된다. 적분기(345) 출력 벡터의 하위 5 비트, [C4 C3 C2 C1 C0]는 2진 값 (0 1 0 0 0 0 0)과 합산되며 그 합은 승산기(315A 및 315B)에 의해서 데이터 샘플들, [X23:X0]에서 미세 스케일링(scaling)을 수행하는데 사용된다.
루프(loop)는 스케일된 쿼드로쳐 샘플들로부터 계산된 벡터 전력을 최대 임계값과 비교함으로서 동작한다. 비교기(340)는 각 샘플마다 1, 0, 또는 -1 값을 발생한다. 벡터 전력 샘플이 임계값 보다 더 클 때, a - 1 이 발생되며, 벡터 전력 샘플이 임계값 보다 작을 때, a + 1이 발생된다. 적분기(345)는 본질적으로 비교기(340)의 출력의 러닝 평균(running average)을 유지한다. 비교기(340)가 동일 수의 1 및 -1 값들을 발생하면, 적분기(345)의 출력은 일정하게 유지되며 시프터(305A 및 305B) 및 승산기(310A 및 310B)로 전송된 스케일링 인수 역시 일정하게 유지된다.
스케일링 인수가 너무 낮으면 벡터 전력 샘플은 평균적으로 최대 임계값 보다 작다. 이 경우에, 비교기(340)는 -1 값 보다 더 많은 수의 +1 값을 발생한다. 이로 인해서 적분기(345)는 스케일링 인수의 크기 [C8:C0]를 증가시키기 시작한다. 이것은 신호 샘플들로 인가되는 이득을 증가시킨다. 적분기(345)는 검출된 벡터 전력이 비교기(340)가 동일 수의 -1 및 +1 값들을 발생하는 지점으로 증가될 때까지 스케일링 인수를 계속 증가시킨다. 그 지점에서, 제어 루프는 평형에 도달하게 되며 스케일링 인수는 일정하게 유지된다.
반면에 스케일링 인수가 너무 높으면 벡터 전력 샘플들은 평균적으로 최대 임계값 보다 더 크게 된다. 이 경우에, 비교기(340)는 + 1 값 보다 더 많은 수의 -1 값을 발생한다. 이것은 적분기(345)가 스케일링 인수, [C8:C0]의 크기를 감소시킨다. 이것은 다시 신호 샘플들에 인가되는 이득을 감소시킨다. 적분기(345)는 검출된 벡터 전력이 비교기(340)가 동일 수의 -1 및 + 1 값들을 발생하는 지점으로 감소할 때까지 스케일링 인수를 계속해서 감소시킨다. 그 지점에서 제어 루프는 평형에 도달하고 스케일링 인수는 일정하게 유지된다.
적분기(345)가 스케일링 인수를 증가시키거나 감소시키는 속도는 프로그래머블 지연 레지스터(355)에 저장된 값에 의해서 제어된다. 4, 8, 또는 16과 같은 비교적 작은 값들은 더 빠른 램프 속도를 야기시켜서 더 빠른 루프 응답 시간을 가져온다. 반면에 512 또는 1024와 같은 비교적 큰 값들은 낮은 램프 속도를 야기시켜서 더 낮은 루프 응답 시간을 가져온다.
본 발명은 쿼드로쳐 디지털 수신기를 위해서 설계된 자동 이득 제어 루프의 매우 넓은 동적 범위의 동작을 제공한다. 이는 전체 영역에서 그리고 여러 디지털 변조 형태 및 크레스트 인수에 대해서 실제로 완벽한 정밀도를 갖는다. 본 발명에서는 온도 또는 장치 특성에 따른 변동이 없으며 임계 값 및 시정수(지연) 설정을 완전하게 프로그램할 수 있다. 본 발명은 단일 FPGA내에서 다중 채널에 대해서 충분히 실행될 수 있을 정도로 간단하며 소형이다.
본 발명은 코스 스케일링 및 미세 스케일링 동작으로 이루어지는 2단 스케일링 기능을 수행함으로써 매우 큰 승산기 회로를 회피할 수 있는 고유의 회로를 제안한다. 코스 스케일링은 승산기에 대한 데이터의 영역을 감소시키기 위해서 승산하기 전에 데이터를 시프트함으로써 먼저 수행된다. 시프터가 초기에 그 영역을 감소시킨 후에, 미세 스케일링은 작은 승산기(즉, 7 x 7)를 이용하여 수행되어 요구된 정밀도를 얻게 된다. 이것은 제어 루프로 하여금 매우 넓은 동적 범위에서 우수한 정밀도를 제공하도록 한다.
본 발명의 또 다른 특징은 신호 변조 특성, 신호 크레스트 인수, 또는 동기화에 무관하게 정밀도를 보장하도록 제어 루프에서 실행되는 실제 벡터 크기 검출기(즉, 전력 검출기(330))를 제공하는 것이다.
본 발명의 또 다른 신규 특징은 값을 수학적으로 제곱 계산하기 위해서 제곱 기능에서 사용되는 방법을 제공하는 것이다. 이 방법에서는 그 기능을 실행하는데 표준의 5-비트 x 5-비트 승산기 기능이 요구하는 것 보다 훨씬 적은 논리 셀들을 필요로 한다.
또 다른 신규 특징은 프로그래머블 시정수를 제공하기 위해서 가변 지연 소자에 의해서 구동되는 업/다운 카운터 기능을 이용하는 간단한 적분기를 제공하는 것이다. 이로 인해서 자동 이득 제어 루프 응답은 신호 변동 특성 및 복조기 응답을 위한 응답 시간을 최적화시키도록 설정된다.
본 발명은, 디지털 무선 수신기의 신호 처리 성능을 상당히 개선하여 무선 하부구조(즉, 기지국들) 및 무선 단말기 장치(즉, 셀 전화 및 다른 이동국들)의 성능을 개선시킨다.
또한, 본 발명은 IS-95, CDMA2000, UMTS, GSM, 무선 로컬 루프, 무선 LAN, 광대역 무선 엑세스, 두 지점간 초고주파 장치, 및 넓은 동적 범위에서 디지털 변조를 이용하는 다른 무선 시스템을 포함하는 공통 무선 표준에서 적응된다.
또한, 본 발명은 다른 디지털 신호 처리 기능들과 완전 디지털 자동 이득 제어 기능을 단일의 FPGA 또는 ASIC 장치로 통합시키는 효과가 있다.
또한, 본 발명은 정밀한 디지털 수신기 기능의 회로를 상당히 간소화하며 압축시키는 효과가 있다.
또한, 본 발명은 아날로그 자동 이득 제어 기능에 앞서서 요구되는 구성요소를 제거하여 장치 제조 비용을 감소시키는 효과가 있다.
또한, 본 발명은 매우 융통성있는 소프트웨어 프로그램 성능을 제공하는 효과가 있다.
또한, 본 발명은 소프트웨어를 특징으로 하는 무선장치를 구성하는데 요구되는 핵심 기술 빌딩 블럭을 제공하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 무선망을 나타낸 구조도,
도 2는 본 발명의 일 실시예에 따른 무선 수신기의 하이-레벨 블럭도,
도 3은 본 발명의 일 실시예에 따른 완전-디지털 자동 이득 제어(AGC) 회로의 상세한 블럭도.

Claims (15)

  1. 무선 주파수(RF) 수신기에서 사용하기 위한 디지털 자동 이득 제어 (AGC) 회로에 있어서,
    X-비트 샘플들로 구성된 동위상 신호를 수신하고 코스 스케일링 인수에 의해서 결정된 비트만큼 X-비트 샘플을 레프트-시프팅(left-shifting)하는 제 1 시프터,
    상기 제 1 시프터로부터 수신된 소정의 비트들을 이용하여 소정의 비트로 구성된 서브세트를 출력하는 제 1 리미터와,
    제 1 M-비트를 생성하기 위해서 상기 제 1 리미터로부터 수신되는 소정의 서브세트와 미세 스케일링 인수를 승산하는 제 1 승산기,
    상기 제 1 M-비트로부터 도출된 전력 신호를 최대 임계값과 비교하여 코스 스케일링 인수 및 미세 스케일링 인수를 생성하는 이득 조정 회로를 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 M-비트를 Y-비트로 라운드된 동위상으로 출력하기 위한 제 1 라운더를 더 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  3. 제 1 항에 있어서,
    상기 이득 조정 회로는 상기 제 1 M-비트를 제곱하여 상기 전력 신호를 생성하기 위한 제 1 제곱 회로를 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  4. 제 3 항에 있어서,
    상기 이득 조정 회로는 상기 전력 신호를 최대 임계값에 비교하여 비교 결과값을 출력하기 위한 비교기를 포함하며, 상기 비교기에서의 비교 결과값은 상기 전력 신호가 상기 최대 임계값 보다 작을 때 +1 과 같아지며, 상기 전력 신호가 상기 최대 임계값보다 크면 -1 과 같아지며, 상기 전력 신호가 최대 임계값과 같으면 0 과 같아지는 것을 특징으로 하는 자동 이득 제어 회로.
  5. 제 4 항에 있어서,
    상기 이득 조정 회로는 상기 비교기로부터 상기 비교 결과값을 수신하여 C-비트 출력을 발생하는 적분기를 더 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  6. 제 5 항에 있어서,
    상기 적분기는 상기 비교기로부터의 비교 결과값이 +1 과 같아질 때마다 상기 C- 비트 출력을 증분시키는 것을 특징으로 하는 자동 이득 제어 회로.
  7. 제 6 항에 있어서,
    상기 적분기는 상기 비교기로부터의 비교 결과값이 -1 과 같아질 때마다 상기 C-비트 출력을 감소시키는 것을 특징으로 하는 자동 이득 제어 회로.
  8. 제 7 항에 있어서,
    상기 적분기의 상기 C-비트 출력의 소정의 최하위 비트들은 상기 미세 스케일링 인수를 포함하며 상기 적분기의 상기 C-비트 출력의 소정의 최상위 비트들은 상기 코스 스케일링 인수를 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  9. 제 1 항에 있어서,
    X-비트 샘플들로 구성된 쿼드러쳐 신호를 수신하고 코스 스케일링 인수에 의해서 결정된 비트만큼 X-비트 샘플을 레프트-시프팅(left-shifting)하는 제 2 시프터,
    상기 제 2 시프터로부터 수신된 소정의 비트들을 이용하여 소정의 비트로 구성된 서브세트를 출력하는 제 2 리미터와,
    제 2의 M 비트를 생성하기 위해서 상기 제 2 리미터로부터 수신되는 소정의 서브세트와 미세 스케일링 인수를 승산하는 제 2 승산기를 더 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  10. 제 9 항에 있어서,
    상기 이득 조정 회로는 상기 제 1 M-비트를 제곱하기 위한 제 1 제곱 회로, 상기 제 2 M-비트를 제곱하기 위한 제 2 제곱 회로, 및 상기 제 1 및 제 2 제곱 회로의 출력들을 가산하여 상기 전력 신호를 생성하기 위한 합산기를 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
  11. 제 1항 또는 9항에 있어서,
    상기 이득 조정 회로는 제 1 M 비트 및 제 2 M 비트로부터 도출된 전력 신호를 최대 임계값과 비교하여 코스 스케일링 인수 및 미세 스케일링 인수를 생성함을 특징으로 하는 자동 이득 제어 회로.
  12. 무선 주파수(RF) 수신기에서 사용하기 위한 것으로서, 디지털 자동 이득 제어 (AGC) 회로의 이득 제어를 실행하기 위한 방법에 있어서,
    제 1 시프터에서 X-비트 샘플들로 구성된 동위상 신호를 수신하고 코스 스케일링 인수에 의해서 결정된 비트만큼 X-비트 샘플을 레프트-시프팅(left-shifting)하는 과정과,
    제 1 리미터에서 상기 제 1 시프터로부터 수신된 소정의 비트들을 이용하여 소정의 비트로 구성된 서브세트를 출력하는 과정과,
    제 1 승산기에서 제 1 M-비트를 생성하기 위해서 제 1 시프터 출력의 소정의 최상위 비트들의 서브세트를 미세 스케일링 인수로 승산하는 과정과,
    제 1 승산기에서 제 1 M 비트를 생성하기 위해서 상기 제 1 리미터로부터 수신되는 소정의 서브세트와 미세 스케일링 인수를 승산하는 과정과,
    상기 제 1 M 비트로부터 도출된 전력 신호를 최대 임계값과 비교하여 코스 스케일링 인수 및 미세 스케일링 인수를 생성하는 과정을 포함하는 것을 특징으로 하는 자동 이득 제어 회로의 이득 제어 실행 방법.
  13. 제 12 항에 있어서,
    제 1 라운더에서 상기 제 1 M-비트 프러덕트를 Y-비트 동위상 출력으로 라운드하는 단계를 더 포함하는 것을 특징으로 하는 특징으로 하는 자동 이득 제어 회로의 이득 제어 실행 방법.
  14. 제 12 항에 있어서,
    제 1 제곱 회로에서 상기 제 1 M-비트 프러덕트를 제곱하여 상기 전력 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 자동 이득 제어 회로의 이득 제어 실행 방법.
  15. 제 12 항에 있어서,
    상기 비교 단계는 상기 전력 신호를 최대 임계값에 비교하여 비교 결과값을 출력하기 위한 서브-단계들을 포함하며, 상기 비교 결과값은 전력 신호가 최대 임계값 보다 작을 때 +1 과 같게 되며 전력 신호가 최대 임계값 보다 크면 -1 과 같게 되며, 전력 신호가 최대 임계값과 같으면 0 와 같게 되는 것을 특징으로 하는 자동 이득 제어 회로의 이득 제어 실행 방법.
KR10-2003-0052201A 2002-08-23 2003-07-29 자동 이득 제어 회로 및 그 동작 방법 KR100506217B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/226,417 2002-08-23
US10/226,417 US7031409B2 (en) 2002-08-23 2002-08-23 Fully digital AGC circuit with wide dynamic range and method of operation

Publications (2)

Publication Number Publication Date
KR20040018128A KR20040018128A (ko) 2004-03-02
KR100506217B1 true KR100506217B1 (ko) 2005-08-05

Family

ID=31887219

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0052201A KR100506217B1 (ko) 2002-08-23 2003-07-29 자동 이득 제어 회로 및 그 동작 방법

Country Status (2)

Country Link
US (1) US7031409B2 (ko)
KR (1) KR100506217B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7460623B1 (en) * 2003-02-06 2008-12-02 Broadlogic Network Technologies Inc. Digital two-stage automatic gain control
JP2005051380A (ja) * 2003-07-31 2005-02-24 Sanyo Electric Co Ltd 移動体用受信装置の自動利得制御回路、自動利得制御回路付き増幅回路、集積回路、及び移動体用受信装置の自動利得制御方法
US7257383B2 (en) * 2004-03-08 2007-08-14 Broadcom Corporation Method and system for improving dynamic range for communication systems using upstream analog information
KR100679233B1 (ko) * 2004-12-10 2007-02-05 한국전자통신연구원 디지털 자동 이득 제어장치
US20060223453A1 (en) * 2005-03-21 2006-10-05 Griffin G S Frequency shifted wireless local area network system
WO2007000694A1 (en) 2005-06-28 2007-01-04 Nxp B.V. Signal level adjuster with incremental gain adjustments, for rf communication equipment.
WO2007035860A2 (en) * 2005-09-21 2007-03-29 Rjs Technology, Inc. System and method for image sensor element or array with photometric and realtime reporting capabilities
US8345801B2 (en) * 2005-11-10 2013-01-01 Weon-Ki Yoon Apparatus and method for signal mismatch compensation in a wireless receiver
KR101201920B1 (ko) * 2006-02-16 2012-11-15 삼성전자주식회사 자동 이득 제어 장치 및 방법
EP2053739A4 (en) * 2006-12-15 2010-10-06 Panasonic Corp DIGITAL AGC DEVICE
US8275071B2 (en) * 2007-05-17 2012-09-25 Harris Stratex Networks Operating Corporation Compact dual receiver architecture for point to point radio
US7782765B2 (en) 2007-01-22 2010-08-24 Harris Stratex Networks Operating Corporation Distributed protection switching architecture for point-to-point microwave radio systems
US8095088B2 (en) 2007-05-17 2012-01-10 Harris Stratex Networks Operating Corporation Compact wide dynamic range transmitter for point to point radio
US8395256B2 (en) * 2007-02-02 2013-03-12 Harris Stratex Networks Operating Corporation Packaging for low-cost, high-performance microwave and millimeter wave modules
US7742545B2 (en) * 2007-05-30 2010-06-22 Motorola, Inc. Method and apparatus for generating corrected quadrature phase signal pairs in a communication device
TWI389467B (zh) * 2009-04-08 2013-03-11 Ind Tech Res Inst 自動增益控制方法及裝置
GB201005764D0 (en) * 2010-04-07 2010-05-26 Icera Inc Gain adjuster
US8760538B2 (en) 2011-01-21 2014-06-24 Exelis, Inc. Adaptive gain control image processing system and method
JP5382393B1 (ja) * 2013-02-15 2014-01-08 東洋システム株式会社 デジタルａｇｃ制御方法およびフィードバック制御装置
EP2930647B1 (en) * 2014-04-11 2018-08-08 Nxp B.V. Contactless communication device with receiver input voltage stabilization
US10574278B2 (en) 2015-11-13 2020-02-25 Texas Instruments Incorporated High dynamic range ask wake-up receiver
US10389456B2 (en) * 2016-08-26 2019-08-20 Texas Instruments Incorporated Wake up receiver using multiphase peak detector and demodulator
CN112816088B (zh) * 2021-01-12 2023-06-06 北京微芯区块链与边缘计算研究院 一种自适应量程切换温度传感器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764689A (en) * 1995-12-06 1998-06-09 Rockwell International Corporation Variable digital automatic gain control in a cordless direct sequence spread spectrum telephone
US6249554B1 (en) * 1997-07-15 2001-06-19 Agere Systems Guardian Corp. Power based digital automatic gain control circuit
US6275259B1 (en) * 1998-02-02 2001-08-14 International Business Machines Corporation Digital automatic gain control circuit for image system
JP3314723B2 (ja) * 1998-06-10 2002-08-12 日本電気株式会社 ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路
SE521838C2 (sv) * 2001-02-16 2003-12-09 Nat Semiconductor Corp Metod och anordning för automatisk förstärkningsreglering
US6843597B1 (en) * 2001-05-15 2005-01-18 Golden Bridge Technology Inc. Method and apparatus of a fast two-loop automatic gain control circuit
US20040014441A1 (en) * 2001-06-12 2004-01-22 Olli Piirainen Method and device for automatic gain control
US7184730B2 (en) * 2002-05-03 2007-02-27 Motorola, Inc. Automatic gain control system having a wide range of continuous gain control
US6868263B2 (en) * 2002-06-10 2005-03-15 Qualcomm Incorporated Digital automatic gain control

Also Published As

Publication number Publication date
KR20040018128A (ko) 2004-03-02
US20040037377A1 (en) 2004-02-26
US7031409B2 (en) 2006-04-18

Similar Documents

Publication Publication Date Title
KR100506217B1 (ko) 자동 이득 제어 회로 및 그 동작 방법
US5566201A (en) Digital AGC for a CDMA radiotelephone
US6654594B1 (en) Digitized automatic gain control system and methods for a controlled gain receiver
US6088583A (en) Automatic gain control circuit
US5708681A (en) Hybrid analog/digital method and apparatus for controlling the transmission power level of a radio transceiver
JP4842973B2 (ja) 高ダイナミック・レンジを有する閉ループパワー制御
CN1244313A (zh) 用于数字接收机中自动增益控制的方法和设备
JP2003522440A (ja) マルチキャリア信号の改良されたデコーディング用の自動利得制御
JP2005012750A (ja) 拡張された範囲のディジタル・アナログ変換
JP2003509890A (ja) デジタル受信機及びデジタル送信機における適応的ビット分解の方法及び装置
JP2000059295A (ja) 無線通信装置および無線通信装置における送信電力制御方法
JP2001145147A (ja) 総和過負荷を制御するためのシステムおよび方法
JP2001358601A (ja) 送信電力制御方法及び無線通信装置
JP3329264B2 (ja) Ａｇｃ回路
JP3587347B2 (ja) 無線通信装置および無線通信装置における送信電力制御方法
JP4498134B2 (ja) スペクトル拡散受信器用多段自動利得制御
JP2000013358A (ja) Ａｇｃ回路及びその制御方法
US6295445B1 (en) Automatic gain controlling method, automatic gain controlling apparatus, and communication receiving apparatus
AU2006269678B2 (en) RF receiver, wireless communication terminal and method of operation
US8275339B2 (en) Fixed point FIR filter with adaptive truncation and clipping and wireless mobile station using same
US6754479B1 (en) Squaring circuit and electronic device using same
WO2004059885A1 (ja) 無線通信装置
JP2002335296A (ja) 受信装置、受信方法、並びに復号装置
JP4012717B2 (ja) 自動利得制御装置及び無線通信機器
KR0168969B1 (ko) 무선 주파수 신호의 자동 이득 제어 조정 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080604

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee