KR100505455B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

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Abstract

본 발명은 유전막 또는 산화전극의 산소가 금속 하부전극을 통하여 확산됨으로써 확산방지막 및 그 하부의 폴리실리콘 플러그 등이 산화됨으로 인하여 콘택저항이 증가하는 것을 방지할 수 있는 캐패시터 및 그 형성 방법에 관한 것으로, 캐패시터의 하부전극을 이루는 금속막을 결정립계 크기가 다른 다층의 막으로 형성하여 금속막 내에 산소 확산 경로를 차단함으로써, 금속막 하부의 티타늄질화막 및 폴리실리콘막이 산화되는 것을 방지하여 소자의 특성 저하를 억제한다.

Description

반도체 소자의 캐패시터 형성 방법
본 발명은 반도체 장치에 관한 것으로, 특히 금속 하부전극으로 산소가 확산되는 것을 방지할 수 있는 반도체 소자의 캐패시터 및 그 형성 방법에 관한 것이다.
캐패시터의 하부전극으로 산화막전극과 금속전극 등이 사용되는데, 하부전극 형성 이후, 하부전극 상의 유전막 또는 산화막전극의 산소가 금속전극을 통하여 금속전극으로 확산됨으로 인하여, 확산방지막 및 그 하부의 폴리실리콘이 산화된다. 따라서, 콘택 저항 증가에 따라 캐패시터의 전기적 특성 및 소자의 신뢰도가 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 유전막 또는 산화전극의 산소가 금속 하부전극을 통하여 확산됨으로써 확산방지막 및 그 하부의 폴리실리콘 플러그 등이 산화됨으로 인하여 콘택저항이 증가하는 것을 방지할 수 있는 반도체 소자의 캐패시터 및 그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계; 상기 폴리실리콘플러그 상에 금속확산방지막을 형성하는 단계; 상기 금속확산방지막 상에 결정립계의 크기가 다른 다층의 금속막으로 이루어진 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 캐패시터 형성 방법을 제공한다.
본 발명은 캐패시터의 하부전극을 이루는 금속막을 결정립계 크기가 다른 다층의 막으로 형성하여 금속막 내에 산소 확산 경로를 차단함으로써, 금속막 하부의 티타늄질화막 및 폴리실리콘막이 산화되는 것을 방지할 수 있는 방법이다.
이하, 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도인 도1 내지 도3을 참조하여 본 발명을 설명한다.
먼저, 도1에 도시한 바와 같이 반도체 기판(10) 상에 형성된 층간절연막(11)을 선택적으로 식각하여 반도체 기판(10) 표면을 노출하는 콘택홀을 형성하고, 전체 구조 상부에 화학기상증착법으로 500 Å 내지 5000 Å의 폴리실리콘막을 증착한 후, 전면식각을 실시하여 콘택홀 내에만 폴리실리콘만 남도록 하여 폴리실리콘 플러그(12)를 형성한다.
다음으로, 도2에 도시한 바와 같이 티타늄막(13) 및 티타늄질화막(14)을 각각 100 Å 내지 1000 Å 두께로 증착하고 열처리한 다음, Ru 또는 Ir 등과 같은 금속을 100 ℃ 이하의 온도 및 300 ℃ 내지 700 ℃ 온도에서 각각 증착하여 100 Å 내지 3000Å 두께가 되도록 한다. 즉, 100 ℃ 이하의 온도에서 Ru 또는 Ir 등을 증착하는 단계와 300 ℃ 내지 700 ℃ 온도에서 Ru 또는 Ir 등을 증착하는 단계를 되풀이하여, 다른 온도 조건에서 형성된 다층의 금속막(15)을 형성한다. 이어서, 다층의 금속막(15) 상에 100 Å 내지 5000 Å 두께의 RuO2막 또는 lrO2막 등의 산화막전극(16)을 형성하고, 산화막전극(16), 다층의 금속막(15), 티타늄질화막(14) 및 티타늄(13)을 패터닝하여 하부전극을 형성한다.
다음으로, 도3에 도시한 바와 같이 전체구조 상부에 50 Å 내지 2000 Å 두께의 유전막(17)을 PbTiO3, PbZr1-XTiXO3, PbLa1-XZrXTiO3, SrBi2Ta2O9, Bi4Ti3O12, BaTiO3, Ba1-XSrXTiO3 또는 SrTiO3으로 형성하고, 유전막(17) 상에 상부전극을 형성하기 위하여 300 Å 내지 2000 Å 두께의 Ru막 또는lr막 등의 금속막(18)을 형성한다.
이후, 금속막(18) 및 유전막(17)을 패터닝하여 캐패시터를 완성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 결정립계가 다른 다수의 금속을 적층하여 금속 하부전극을 형성함으로써, 유전막을 증착하거나 열처리시 산소의 확산을 억제함으로서 금속전극과 확산방지막의 계면 또는 금속전극과 폴리실리콘의 계면에 TiO2, TiNO, SiO2 등과 같은 산화물이 생성되는 것을 방지함으로써, 콘택 저항의 증가를 억제하여 반도체 소자의 신뢰도를 향상시킬 수 있다.
도 1 내지 도3은 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 11: 층간절연막
12: 폴리실리콘 플러그 13: 티타늄막
14: 티타늄질화막 15: 다층의 금속막
16: 산화막 전극 17: 유전막
18: 금속막

Claims (10)

  1. 반도체 기판 상에 형성된 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계;
    상기 폴리실리콘플러그 상에 금속확산방지막을 형성하는 단계;
    상기 금속확산방지막 상에 결정립계의 크기가 다른 다층의 금속막으로 이루어진 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 금속확산방지막은,
    Ti막 및 TiN막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 Ti막 및 TiN막은,
    각각 100 Å 내지 1000 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 하부전극은,
    Ru 또는 Ir으로 형성하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 4 항에 있어서,
    상기 하부전극을 형성하는 단계는,
    100 ℃가 넘지 않는 온도에서 상기 Ru 또는 Ir을 증착하는 제1 단계와 300℃ 내지 700℃ 온도에서 상기 Ru 또는 Ir을 증착하는 제2 단계로 이루어지는 반도체 소자의 캐패시터 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 단계 및 제2 단계를 적어도 한 번 실시하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 유전막은,
    PbTiO3, PbZr1-XTiXO3, PbLa1-XZrXTiO3, SrBi2Ta2O9, Bi4Ti3O12, BaTiO3, Ba1-XSrXTiO3, 또는 SrTiO3 으로 형성하는 반도체 소자의 캐패시터 형성 방법.
  8. 제 1 항 또는 제 5 항에 있어서,
    상기 상부전극은,
    Ru 또는 lr으로 형성하는 반도체 소자의 캐패시터 형성 방법.
  9. 제 5 항 또는 제 5 항에 있어서,
    상기 하부전극 상에 RuO2막 또는 lrO2막을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.
  10. 제 9 항에 있어서,
    상기 RuO2막 또는 lrO2막은,
    100 Å 내지 5000 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
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