KR19980068062A - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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KR19980068062A KR1019970004494A KR19970004494A KR19980068062A KR 19980068062 A KR19980068062 A KR 19980068062A KR 1019970004494 A KR1019970004494 A KR 1019970004494A KR 19970004494 A KR19970004494 A KR 19970004494A KR 19980068062 A KR19980068062 A KR 19980068062A
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김광호
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Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관해 개시한다.
본 발명은 커패시터의 하부전극을 고 농도로 도핑된 제1 도전층 패턴과 제1 도전층 패턴에 비해 저 농도로 도핑된 제2 도전층 패턴으로 형성한다. 이후 상기 하부전극의 전면에 HSG막을 형성하는 데, 상기 제1 및 제2 도전층의 도핑농도에 따라 서로 다른 표면적을 갖는 제1 및 제2 HSG막을 형성한다. 이렇게 하여 하부전극의 표면적을 증가시킨 후 커패시턴스의 최대값과 최소값사이의 차이를 작게하기 위해 1차 도핑이 상기 제1 도전층 패턴에 비해 낮게 된 상기 제2 도전층 패턴에 2차 도핑을 실시하여 도핑 농도를 높인다. 이 과정에서 상기 HSG막의 전면에 HSG 산화막을 형성한다. 그리고 상기 2차 도핑 후 상기 산화막을 제거한다.
이렇게 함으로써 상기 하부전극의 표면적을 증가시킬 수 있을 뿐만 아니라 커패시터의 커패시턴스의 최대값과 최소값사이의 차이를 작게 할 수 있어서 커패시터의 동작특성을 안정화시킬 수 있다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, HSG막을 구비하는 커패시터 제조방법에 관한 것이다.
반도체 제조기술의 발달과 응용분야의 확장에 따라 대용량의 메모리 소자의 개발이 진척되고 있다. 따라서, 회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하지만 셀 커패시턴스는 특정한 값 이상을 가져야 한다. 특히, 정보의 저장 수단인 커패시터와 이에 신호전달을 제어가능하게 하는 수단인 스위칭 트랜지스터로 구성된 DRAM(dynamic random access memory)장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 특정값 이상의 셀 커패시턴스의 확보가 있어야 한다.
메모리 셀에서의 커패시터는 스토리지전극과 유전체 그리고 플레이트 전극으로 구성되며, 작은 면적내에서 보다 큰 커패시턴스를 얻기 위해서 다음과 같은 3가지 관점에서 연구가 이루어지고 있다.
아래의 수학식1과 같이, 첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다.
[수학식1]
ｄ: 유전막 두께, Ｃ: 커패시턴스, εο: 진공에서의 유전율
ε: 유전체의 상대 유전율, Α : 커패시터 유효면적
첫째, 유전체막의 두께는 유전체의 성질과도 밀접한 관계가 있으며, 두께를 제한하는 주요인은 유전체의 누설전류와 파괴전압이다.
주어진 유전체막의 두께에서 누설전류가 적으면 적을수록, 파괴전압이 크면 클수록 좋은 유전체이나, 유전체막의 두께가 한계값 이하로 얇질 경우 터널링(tunneling)에 의한 누설전류가 증가된다는 문제점이 있다.
둘째, 유전율을 증가시키기 위한 방법으로 종래의 ONO(SiO2/Si3N4/SiO2), NO( Si₃N4/SiO2)구조에서 나아가 Pb(Zr,Ti)O3, PbTiO3, (Pb,La)(Zr,Ti)O3, BaTiO3, (Ba,Sr)TiO3, Ta₂O5, SrTiO3등의 강유전 물질·고유전 물질을 박막화하여 사용하는데, 이 경우 상기 물질을 박막화하기 위한 공정 개발, 새로운 전극의 개발, 식각 공정의 개발과 함께 기본 공정과의 부합을 위한 부대 공정의 개발등 여러 가지 문제점이 나타난다.
셋째, 커패시터의 유효면적을 증가시키는 방법으로 폴리 실리콘상에 HSG(HemiSphere Grain, 반구형 결정)를 성장시키는 방법과 구조를 변경하는 방법이 있는데, 구조 변경 방법으로는 트렌치(trench), 스택(stack), 실린더(cylinder)형과 이들의 복합형 등이 있다.
비정질 실리콘상에 시딩(Seeding)과 어닐링(Annealing)을 통한 선택적(Slective) HSG 형성 방법은 커패시터의 스토리지 전극에만 HSG가 형성되는 장점과 공정조건에 따라 약 2배의 면적 증가 효과를 얻을수 있으나, 실제 소자에 적용하였을 때 스토리지 전극의 상태에따라 HSG 형성이 달라진다.
즉 부분적으로 HSG가 형성되지 않거나 형성된 그레인(Grain)의 형태와 크기가 평균값에서 벗어나는 등 구조의 결함이 나타난다.
HSG막을 구비하는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 5는 종래 기술에 의한 반도체장치의 커패시터 제조공정에서 하부전극의 산화조건과 이온주입조건에 따른 에어리어 패턴(area pattern)에 형성되는 커패시터의 커패시턴스의 변화를 나타낸 그래프이고, 도 6은 종래 기술에 의한 반도체장치의 커패시터 제조공정에서 하부전극의 산화조건과 이온주입조건에 따른 셀 영역에 형성되는 커패시터의 커패시턴스의 변화를 나타낸 그래프이다.
먼저, 도 1을 참조하면, 도 1은 하부전극을 형성할 영역을 한정하는 단계를 나타낸 도면인데, 구체적으로 반도체기판(10)의 전면에 층간절연막(12)을 형성한다. 이어서 상기 층간절연막(12) 상에 층간절연막(12)의 소정의 영역을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 상기 감광막 패턴을 식각마스크로 하여 상기 층간절연막(12)의 전면을 이방성식각하여 상기 층간절연막(12)의 노출된 부분에 콘택홀(14)을 형성한다. 상기 콘택홀(14)은 상기 층간절연막(12)과 상기 반도체기판(10) 사이에 패드 도전층 역할을 하는 별도의 도전성 물질층이 형성될 경우에는 비어홀이 될 수 있다.
계속해서 상기 콘택홀(14)을 채우는 도전층(16)을 상기 층간절연막(12)의 전면에 형성한 다음 평탄화한다. 상기 도전층(16)은 도전성 불순물이 도핑된 비정질 실리콘층으로 형성한다. 이때, 사용되는 도핑 불순물로는 붕소(B), 인(P) 및 비소(As)등으로 이루어진 일군중 선택된 어느 한 불순물을 사용한다.
다음에는 상기 도전층(16)의 전면에 감광막(도시하지 않음)을 도포한 다음 패터닝하여 적어도 상기 콘택홀(14)을 커버링하는 커패시터의 하부전극이 형성될 영역을 한정하는 감광막 패턴(18)을 형성한다. 계속해서 상기 감광막 패턴(18)을 식각마스크로 하여 상기 도전층(도 1의 16)의 전면을 상기 층간절연막(12)의 계면을 종말점으로 하여 이방성식각한다. 이 결과 상기 감광막 패턴(18)으로 한정된 부분을 제외한 상기 도전층(도 1의 16)의 다른 부분은 상기 층간절연막(12)의 계면에서 완전히 제거된다. 이어서 상기 감광막 패턴(18)을 제거하면, 제1도전층 패턴(16)으로 이루어지는 커패시터의 하부전극이 형성된다.
도 2는 도전층 패턴(16a)의 전면에 HSG막(20)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 하부전극의 전면에 실레인(SiH4)등과 같은 HSG형성용 소오스를 사용하여 HSG막(20)을 형성한다.
도 3은 HSG 산화막(22)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 HSG막(20)을 형성한 직후 도 2의 결과물을 산소분위기에서 소정의 시간동안 산화시킨다. 이 결과 상기 HSG막(20)의 전면에는 HSG산화막(22)이 형성된다. 이어서 결과물 전면에 도전성 불순물을 이온주입하여 상기 도전층 패턴(16)을 도핑한다. 상기 도전층 패턴(16)의 도핑에는 BF3, BCl3, PH3및 AsH3등으로 이루어진 일군중 선택된 어느 한 불순물을 사용한다. 이어서 상기 HSG 산화막(22)을 습식식각방식을 사용하여 제거한다. 이 결과 도 4에 도시한 바와 같이 전면에 HSG막(20a, 20b)을 구비하는 커패시터의 하부전극이 형성된다.
이후 통상적인 커패시터 제조방법으로 상기 HSG막(20)의 전면에 유전막(도시하지 않음)을 형성하고 상기 유전막의 전면에는 상부전극으로 사용될 금속 플레이트(도시하지 않음)을 형성하여 셀 커패시터를 완성한다.
상술한 바와 같이 종래 기술에 의한 반도체장치의 커패시터 제조방법에 의해 형성되는 커패시터의 HSG막에 이온주입을 실시하는 과정에서 주변회로 영역에 형성되는 커패시터의 경우에는 그 하부전극의 측면에 형성되는 HSG막에도 충분한 이온주입이 이루어진다. 따라서 도 5에 도시된 바와 같이 커패시터의 커패시턴스의 최소값/최대값 사이의 차이를 개선시키는 효과가 있다.
도 5에서 참조부호 ●는 HSG막을 형성한 후 15분동안 RTO를 실시하여 HSG막 전면에 HSG 산화막을 형성한 후 1×1015개/㎠의 불순물을 하부전극에 도핑한 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이고, 참조부호 △는 HSG막을 형성한 후 30분동안 RTO를 실시하여 HSG막 전면에 HSG 산화막을 형성한 후 1×1015개/㎠의 불순물을 하부전극에 도핑한 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이며, 참조부호 □는 HSG막을 형성한 후 15분동안 RTO를 실시하여 HSG막 전면에 HSG 산화막을 형성한 후 1×1014개/㎠의 불순물을 하부전극에 도핑한 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이다. 그리고 참조부호 ▲는 HSG막을 형성한 후 하부전극에 불순물을 도핑하지 않은 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이다.
반면, 셀 영역에 형성되는 커패시터의 경우 그 집적도가 주변회로영역에 비해 훨씬 높으므로 커패시터의 하부전극의 측면에 충분한 이온주입을 실시하기가 불가능해진다. 따라서 하부전극상에 HSG막을 구비하는 커패시터가 셀 영역에 형성되는 경우 도 4에 도시된 바와 같이 하부전극의 상부 전면에 형성된 HSG막(20a)에는 충분한 이온주입이 이루어진다. 하지만, 하부전극의 측면에 형성된 HSG막(20b)에는 이온주입이 충분히 이루어지지 않는다. 이러한 결과에 따라 도 6에 도시된 바와 같이 원하는 커패시턴스를 얻지 못할 뿐만 아니라 커패시턴스의 최대값과 최소값사이의 차이가 커지는 것을 알 수 있다.
도 6에서 참조부호 ○는 HSG막을 형성하지 않은 경우의 인가전압에 따른 커패시턴스의 변화를 나타낸 그래프이다. 참조부호 ●는 HSG막을 형성한 후 HSG막 전면에 HSG 산화막을 형성함이 없이 불순물을 하부전극에 도핑한 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이고, 참조부호 ◇는 HSG막을 형성한 후 20분동안 RTO를 실시하여 HSG막 전면에 HSG 산화막을 형성한 후 불순물을 하부전극에 도핑한 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이며, 참조부호 △는 HSG막을 형성한 후 40분동안 RTO를 실시하여 HSG막 전면에 HSG 산화막을 형성한 후 불순물을 하부전극에 도핑한 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이다. 그리고 참조부호 □는 HSG막을 형성한 후 하부전극에 불순물을 도핑하지 않은 경우의 인가전압에 따른 커패시턴스를 나타낸 그래프이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위해 서로 다른 도핑농도를 갖는 이중 비정질 실리콘층을 사용하고 산화공정을 적용하여 하부전극 전면에 걸쳐 도핑농도가 균일한 HSG막을 구비하는 반도체장치의 커패시터 제조방법을 제공함에 있다.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 5는 종래 기술에 의한 반도체장치의 커패시터 제조공정에서 하부전극의 산화조건과 이온주입조건에 따른 에어리어 패턴(area pattern)에 형성되는 커패시터의 커패시턴스의 변화를 나타낸 그래프이다.
도 6은 종래 기술에 의한 반도체장치의 커패시터 제조공정에서 하부전극의 산화조건과 이온주입조건에 따른 셀 영역에 형성되는 커패시터의 커패시턴스의 변화를 나타낸 그래프이다.
도 7 내지 도 12는 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도면의 주요부분에 대한 부호설명
40:반도체기판 42:층간절연막
44:콘택홀(또는 비어홀)
46, 48:제1 및 제2 도전층
50:커패시터의 하부전극
52:HSG막 54:HSG 산화막
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 커패시터 제조방법은 다음과 같은 순서로 실시한다.
즉, (a) 반도체기판에 층간절연막을 형성한다.
(b) 상기 층간절연막에 상기 반도체기판의 계면을 노출시키는 콘택홀을 형성한다.
(c) 상기 콘택홀을 채우는 불순물이 도핑된 제1 도전층을 상기 층간절연막의 전면에 형성한다.
(d) 상기 층간절연막을 패터닝하여 적어도 상기 콘택홀을 커버링하는 제1 도전층 패턴을 형성한다.
(e) 상기 제1 도전층 패턴 상에 상기 제1 도전층보다 불순물 도핑농도가 낮게 1차 도핑된 제2 도전층 패턴을 형성한다.
(f) 상기 제1 및 제2 도전층 패턴의 전면에 HSG막을 형성한다.
(g) 상기 HSG막의 전면에 산화막을 형성한다.
(h) 상기 제2 도전층 패턴의 불순물농도를 증가시키기 위해 상기 제2 도전층 패턴을 2차 도핑한다.
(i) 상기 산화막을 제거한다.
본 발명의 실시예에 따르면, 상기 산화막은 상기 HSG막을 형성한 직후 그 결과물을 산소분위기에서의 건식방식, 플라즈마 산소이용 방식 및 급속 열 산화(Rapid Thermal Oxidation:이하, RTO라 한다)방식등으로 이루어진 일군중 선택된 어느 한 방식을 사용하여 형성한다. 이때, HSG막은 600Å∼1,000Å정도의 두께로 형성한다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 도전층은 서로 다른 농도로 도전성 불순물이 도핑된 비정질 실리콘층으로 형성한다. 이때, 상기 제1 도전층의 도핑과 상기 제2 도전층의 1차 도핑 불순물로는 붕소(B), 인(P) 및 비소(As)등으로 이루어진 일군중 선택된 어느 한 불순물을 사용한다.
본 발명의 실시예에 따르면, 상기 산화막은 습식방식으로 제거한다.
상기 습식방식을 이용한 산화막제거에는 불산(HF)이 포함된 케미컬을 사용한다.
본 발명의 실시예에 따르면, 상기 제2 도전층 패턴의 2차 도핑에 사용되는 불순물로는 BF3, BCl3, PH3및 AsH3등으로 이루어진 일군중 선택된 어느 한 불순물을 사용한다. 이때, 상기 2차 도핑은 도핑농도가 1×1015개의 이온/㎠이 되도록 실시하되 상기 커패시터의 하부전극으로 사용되는 제1 및 제2 도전층 패턴의 초기 도핑농도보다 작은 농도로 실시한다.
본 발명은 커패시터의 하부전극의 전면에 형성되는 HSG막 중에서 측면에 형성되는 부분을 면적증가요소와 불순물 도핑요소를 고루 만족시킬 수 있도록 일부는 하부전극의 아래쪽은 고 도핑된 실리콘층으로 형성하고 상부는 저 도핑된 실리콘층으로 형성한다. 이렇게 커패시터의 하부전극을 형성함으로써, 상대적으로 이온주입이 잘되지 않는 하부전극의 아래쪽은 자체 도핑된 불순물로서 보충하고 아래쪽에 비해 도핑이 잘되는 하부전극의 측면의 위쪽부분은 추가로 실시되는 후속 불순물 도핑공정에 의해서 도핑정도가 조절될 수 있기 때문에 커패시턴스의 최소값과 최대값사이의 차이를 작게 할 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 7 내지 도 12는 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 7을 참조하면, 도 7은 하부전극을 형성할 영역을 한정하는 단계를 나타낸 도면인데, 구체적으로 반도체기판(40)의 전면에 층간절연막(42)을 형성한다. 이어서 상기 층간절연막(42) 상에 층간절연막(42)의 소정의 영역을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 상기 감광막 패턴을 식각마스크로 하여 상기 층간절연막(42)의 전면을 이방성식각하여 상기 층간절연막(42)의 노출된 부분에 콘택홀(44)을 형성한다. 상기 콘택홀(44)은 상기 층간절연막(42)과 상기 반도체기판(40) 사이에 패드 도전층 역할을 하는 별도의 도전성 물질층이 형성될 경우에는 비어홀이 될 수 있다.
계속해서 상기 콘택홀(44)을 채우는 제1 도전층(46)을 상기 층간절연막(42)의 전면에 형성한 다음 평탄화한다. 상기 제1 도전층(46)은 도전성 불순물이 도핑된 비정질 실리콘층으로 형성한다. 이때, 사용되는 도핑 불순물로는 붕소(B), 인(P) 및 비소(As)등으로 이루어진 일군중 선택된 어느 한 불순물을 사용하는 데 도핑농도는 1021개/㎤를 넘지 않도록 한다. 상기 제1 도전층(46)은 커패시터의 하부전극을 구성하는 한 요소이다.
계속해서 상기 제1 도전층(46)의 전면에 상기 커패시터의 하부전극을 구성하는 한 도전층이되는 제2 도전층(48)을 형성한다. 상기 제2 도전층(48)은 상기 제1 도전층(46)보다는 도전성 불순물의 도핑농도를 낮게 한다. 이렇게 하는 이유는 도핑농도가 높을 경우 HSG막의 표면적이 작아지는 것을 방지하기 위함이다. 상기 제2 도전층(48) 역시 상기 제1 도전층(46)과 마찬가지로 도핑된 비정질실리콘층으로 형성한다. 이때도 상기 도전성 불순물로는 붕소(B), 인(P) 및 비소(As)등으로 이루어진 일군중 선택된 어느 한 불순물을 사용한다.
다음에는 상기 제2 도전층(48)의 전면에 감광막(도시하지 않음)을 도포한 다음 패터닝하여 적어도 상기 콘택홀(44)을 커버링하는 커패시터의 하부전극이 형성될 영역을 한정하는 감광막 패턴(49)을 형성한다.
도 8은 제1 및 제2 도전층 패턴(46a, 48a)으로 이루어지는 커패시터의 하부전극을 형성하는 단계인데, 구체적으로, 상기 감광막 패턴(49)을 식각마스크로 하여 상기 제1 도전층(도 7의 46)의 전면을 상기 층간절연막(42)의 계면을 종말점으로 하여 이방성식각한다. 이 결과 상기 감광막 패턴(49)으로 한정된 부분을 제외한 상기 제1 및 제2 도전층(도 7의 46, 48)의 다른 부분은 상기 층간절연막(42)의 계면에서 완전히 제거된다. 이어서 상기 감광막 패턴(49)을 제거하면, 제1 및 제2 도전층 패턴(46a, 48a)으로 이루어지는 커패시터의 하부전극(50)이 형성된다.
아래의 표1은 상기 하부전극(50)을 이루는 상기 제1 및 제2 도전층 패턴(46a, 48a)의 형성조건을 정리하여 나타낸 표이다.
[표1]
하부 전극 사용 가스(sccm) 압력(단위:torr)
SiH4 Si2H6 Ph3/N2(0.8％) 희석된N2(O.8L)
1차 하부전극 400 70 125 0.8 0.6
2차 하부전극 400 70 45 0.8 0.6
도 9는 하부전극(50)의 전면에 HSG막(52)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 상기 제1 및 제2 도전층 패턴(46a, 48a)로 이루어지는 상기 하부전극(50)의 전면에 실레인(SiH4)등과 같은 HSG형성용 소오스를 사용하여 HSG막(52)을 형성한다. 상기 하부전극(50)은 상술한 바와 같이 도핑농도가 서로 다른 두 개의 도전층(제1 및 제2 도전층 패턴(46a, 48a))으로 이루어져 있다. 그리고 HSG막은 하부막질의 도핑농도에 따라 그 크기가 달라지므로 상기 하부전극(50)의 전면에 형성된 HSG막(52)은 상기 제1 도전층 패턴(46a)의 측면에 형성된 제1 HSG막(52a)과 상기 제1 도전층 패턴(46a)보다 도핑농도가 낮은, 따라서 상기 제1 HSG막(52a)보다 표면적이 넓은 제2 도전층 패턴(48a)의 측면과 상부 전면에 형성된 제2 HSG막(52b)으로 구분된다. 상기 HSG막(52)은 600Å∼1,000Å정도의 두께로 형성한다.
도 10은 HSG 산화막(54)을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 상기 HSG막(52)을 형성한 직후 도 9의 결과물을 산소분위기에서의 건식방식, 플라즈마 산소이용 방식 및 급속 열 산화방식등으로 이루어진 일군중 선택된 어느 한 방식을 사용하여 소정의 시간동안 산화공정을 실시한다. 이 결과 상기 HSG막(52)의 전면에는 HSG산화막(54)이 형성된다. 이때, 상기 HSG막은 600Å∼1,000Å정도의 두께로 형성한다.
도 11은 하부전극(50)의 한 구성요소인 제2 도전층 패턴(48a)의 도핑농도를 높이는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 상기 HSG 산화막(54)이 형성되어 있는 도 10의 결과물 전면에 상기 제1 도전층 패턴(46a)에 도달되지 않을 정도의 에너지로 도전성 불순물을 이온주입하여 상기 제2 도전층 패턴(48a)을 2차 도핑(56)한다. 이 결과 상기 제2 도전층 패턴(48a)의 표면 도핑농도가 증가된다. 이러한 2차 도핑에 의해 상기 하부전극(50)의 제2 도전층 패턴(48a)의 측면과 상부전면에 형성된 제2 HSG막(52b)의 도핑농도도 제1 HSG막(52a)정도로 된다. 이에 따라 상기 하부전극(50) 전체로서는 커패시터의 커패시턴스를 증가시킬 수 있을 뿐만 아니라 커패시턴스의 최대값과 최소값간의 차이를 작게하여 안정적인 커패시터를 형성할 수 있다.
상기 제2 도전층 패턴(48a)의 2차 도핑은 100keV이하의 주입에너지를 갖는 BF3, BCl3, PH3및 AsH3등으로 이루어진 일군중 선택된 어느 한 불순물을 사용하여 실시할 수 있다. 이때, 상기 2차 도핑은 도핑농도가 1×1015개의 이온/㎠이상이 되도록 실시하되 상기 제1 도전층 패턴(46a)의 도핑농도와 상기 제2 도전층 패턴(48a)의 1차 도핑농도를 넘지 않을 정도로 실시한다.
이어서 상기 HSG 산화막(54)을 습식식각방식을 사용하여 제거한다. 이때, 상기 습식식각에서는 불산(HF)이 포함된 케미컬을 사용하여 상기 HSG 산화막(54)을 제거한다. 이 결과 도 12에 도시한 바와 같이 전면에 제1 및 제2 HSG막(52a, 52b)을 구비하는 커패시터의 하부전극(50)이 형성된다.
이후 통상적인 커패시터 제조방법으로 상기 HSG막(52)의 전면에 유전막(도시하지 않음)을 형성하고 상기 유전막의 전면에는 상부전극으로 사용될 금속 플레이트(도시하지 않음)을 형성하여 셀 커패시터를 완성한다.
이상, 본 발명에 의한 반도체장치의 커패시터 제조방법은 상술한 바와 같이 커패시터의 하부전극을 고 농도로 도핑된 제1 도전층 패턴과 제1 도전층 패턴에 비해 저 농도로 도핑된 제2 도전층 패턴으로 형성한다. 이후 상기 하부전극의 전면에 HSG막을 형성하는 데, 상기 제1 및 제2 도전층의 도핑농도에 따라 서로 다른 표면적을 갖는 제1 및 제2 HSG막을 형성한다. 이렇게 하여 하부전극의 표면적을 증가시킨 후 커패시턴스의 최대값과 최소값사이의 차이를 작게하기 위해 1차 도핑이 상기 제1 도전층 패턴에 비해 낮게 된 상기 제2 도전층 패턴에 2차 도핑을 실시하여 도핑 농도를 높인다. 이 과정에서 상기 HSG막의 전면에 HSG 산화막을 형성한다. 그리고 상기 2차 도핑 후 상기 산화막을 제거한다.
이렇게 함으로써 상기 하부전극의 표면적을 증가시킬 수 있을 뿐만 아니라 커패시터의 커패시턴스의 최대값과 최소값사이의 차이를 작게 할 수 있어서 커패시터의 동작특성을 안정화시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (9)

  1. (a) 반도체기판에 층간절연막을 형성하는 단계;
    (b) 상기 층간절연막에 상기 반도체기판의 계면을 노출시키는 콘택홀을 형성하는 단계;
    (c) 상기 콘택홀을 채우는 불순물이 도핑된 제1 도전층을 상기 층간절연막의 전면에 형성하는 단계;
    (d) 상기 층간절연막을 패터닝하여 적어도 상기 콘택홀을 커버링하는 제1 도전층 패턴을 형성하는 단계;
    (e) 상기 제1 도전층 패턴 상에 상기 제1 도전층보다 불순물 도핑농도가 낮게 1차 도핑된 제2 도전층 패턴을 형성하는 단계;
    (f) 상기 제1 및 제2 도전층 패턴의 전면에 HSG막을 형성하는 단계;
    (g) 상기 HSG막의 전면에 산화막을 형성하는 단계;
    (h) 상기 제2 도전층 패턴의 불순물농도를 증가시키기 위해 상기 제2 도전층 패턴을 2차 도핑하는 단계; 및
    (i) 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 산화막은 상기 HSG막을 형성한 직후 그 결과물을 산소분위기에서의 건식방식, 플라즈마 산소이용 방식 및 급속 열 산화방식등으로 이루어진 일군중 선택된 어느 한 방식을 사용하여 형성하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법.
  3. 제 2 항에 있어서, 상기 HSG막은 600Å∼1,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 제1 및 제2 도전층은 서로 다른 농도로 도전성 불순물이 도핑된 비정질 실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제 4 항에 있어서, 상기 제1 도전층의 도핑과 상기 제2 도전층의 1차 도핑 불순물로는 붕소(B), 인(P) 및 비소(As)등으로 이루어진 일군중 선택된 어느 한 불순물을 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서, 상기 산화막은 습식방식으로 제거하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  7. 제 6 항에 있어서, 상기 습식방식을 이용한 산화막제거에는 불산(HF)이 포함된 케미컬을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  8. 제 1 항에 있어서, 상기 제2 도전층 패턴의 2차 도핑에 사용되는 불순물로는 BF3, BCl3, PH3및 AsH3등으로 이루어진 일군중 선택된 어느 한 불순물을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  9. 제 8 항에 있어서, 상기 2차 도핑은 도핑농도가 1×1015개의 이온/㎠이하가 되도록 되도록 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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* Cited by examiner, † Cited by third party
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KR100451517B1 (ko) * 2002-07-19 2004-10-06 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100505455B1 (ko) * 1997-12-30 2005-10-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법

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