KR100499865B1 - 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법 - Google Patents

초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법 Download PDF

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Abstract

본 발명은 기판에 칩이 패키징된 패키지 및 그 패키징 방법에 있어서, 낮은 온도와 국부적인 위치에서 솔더링을 수행하여 솔더부의 신뢰도와 생산성을 향상시킬 수 있는 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법을 제공하는 데 그 목적이 있다.
본 발명에 따르면, 기판(40)과 칩(30)이 패키징된 패키지에 있어서, 칩(30)과 마주하는 기판(40)의 일면에는 홈(42)들이 형성되고, 기판(40)과 마주하는 칩(30)의 일면에는 홈(42)들에 대응하는 복수의 돌출부(32)들이 형성되어 기판(40)의 홈(42)에 각각 삽입되며, 홈(42)의 안쪽에는 돌출부(32)를 감싸는 솔더(46)가 위치하는 패키지(100)가 제공되며, 또한, 본 발명에 따르면, 초음파 솔더링을 이용한 전자 패키징 방법에 있어서, 칩(30)과 마주하는 기판(40)의 일면에 형성된 각각의 홈(42)들 안에 솔더(46)를 채우는 단계와, 기판(40)과 마주하는 칩(30)의 일면에 형성된 돌출부(32)들을 홈(42) 각각에 삽입하는 단계와, 솔더(46)에 돌출부(32)가 삽입된 상태에서 기판(40)에 열을 가하고, 칩(30)에 압력과 초음파 진동을 인가하여 돌출부(32)를 솔더(46)에 접합하는 단계를 포함하는 패키징 방법이 제공된다.

Description

초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법{Electronic package using ultrasonic soldering and its packaging method}
본 발명은 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법에 관한 것이며, 특히, 저온에서 솔더링할 수 있고 솔더부의 신뢰성과 생산성을 향상시킬 수 있는 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법에 관한 것이다.
솔더링 공정은 용융점이 낮은 온도에서 용융되는 납과 주석의 합금인 솔더를 사용하여 전자 부품의 결합에 적용되고 있으며, 널리 사용되는 솔더링방법으로는 리플로우(reflow) 솔더링, 웨이브(wave) 솔더링, 레이저(laser) 솔더링 등을 들 수 있으며, 표면실장 부품의 솔더링에서는 초음파가 사용되는 경우도 있다.
도면에서, 도 1은 종래 기술에 따른 전자 패키지의 단면도이다.
도 1에 도시된 바와 같이, 종래의 전자 패키지(1)는 저면에 기판(16)이 위치하고 그 상면에 플립칩(10)이 위치한다. 그리고, 이런 플립칩(10)과 기판(16)의 사이에는 열변형된 솔더볼(12)이 위치하고, 언더필(14)이 이런 솔더볼(12)을 감싸고 있다.
도 1에 도시된 전자 패키지(1)는 작은 솔더볼(12)이 장착된 플립칩(10)을 이용한 리플로우(reflow) 솔더링 방법으로 제작된 것으로서, 플립칩을 이용한 솔더링 방법은 최근 반도체 칩의 입출력 단자수가 증가함에 따라 많이 사용되는 추세이지만, 단락이나 결함 등의 불량이 발생하는 경우에 검사가 어렵고 신뢰성이 보장되지 않으며 솔더링 후에 언더필을 채우는 공정을 수행하기 때문에 공정이 복잡하다는 단점이 있다.
또한, 최근 전 세계적으로 솔더의 성분 중에 포함된 납의 사용을 규제하는 추세이므로 무연 솔더에 관한 개발이 활발하지만, 무연 솔더는 납이 함유된 기존의 솔더에 비해 용융온도가 높아 솔더부의 신뢰성이 낮다는 단점이 있다.
위와 같은 이유로, 낮은 온도에서 칩과 기판 사이에 신뢰성이 높은 고밀도의 접합부를 형성하는 효율적인 전자 패키징 방법이 요구되고 있다.
본 발명은 앞서 설명한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 압력과 초음파를 가하여 국부적인 열을 발생시켜 칩과 기판의 회로를 효율적으로 접합하고, 솔더링과 동시에 언더필을 형성하여 솔더링 공정에서의 생산성과 품질을 향상시키는 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법을 제공하는 데 그 목적이 있다.
앞서 설명한 바와 같은 목적을 달성하기 위한 본 발명에 따르면, 기판과 칩이 패키징된 패키지에 있어서, 상기 칩과 마주하는 상기 기판의 일면에는 홈들이 형성되고, 상기 기판과 마주하는 상기 칩의 일면에는 상기 홈들에 대응하는 복수의 돌출부들이 형성되어 상기 기판의 홈에 각각 삽입되며, 상기 홈의 안쪽에는 상기 돌출부를 감싸는 솔더가 위치하는 패키지가 제공된다.
양호하게는, 상기 기판과 상기 칩의 사이에는 언더필이 위치하여 상기 홈의 개구부를 폐쇄한다.
보다 양호하게는, 상기 홈의 안쪽면에는 금속층이 형성되어 상기 솔더를 수용하며, 상기 홈에 도포된 금속층은 회로선에 연결된다.
본 발명에 따르면, 초음파 솔더링을 이용한 전자 패키징 방법에 있어서, 칩과 마주하는 기판의 일면에 형성된 각각의 홈들 안에 솔더를 채우는 단계와, 상기 기판과 마주하는 상기 칩의 일면에 형성된 돌출부들을 상기 홈 각각에 삽입하는 단계와, 상기 솔더에 상기 돌출부를 삽입하는 과정에서 기판에 열을 가하고, 상기 칩에 압력과 초음파 진동을 인가하여 상기 돌출부와 솔더를 접합하는 단계를 포함하는 패키징 방법이 제공된다.
또한, 상기 홈에 솔더를 채우는 단계 이전에, 상기 기판의 홈 안쪽면에 금속층을 형성하는 단계와, 상기 홈들에 형성된 도금층을 회로선으로 연결하는 단계를 포함하는 것이 양호하다.
좀 더 양호하게는 상기 홈에 솔더를 채운 다음, 상기 기판에서 상기 칩과 마주하는 면에 언더필을 도포하는 단계를 포함한다.
바람직하게는 상기 돌출부와 솔더를 접합한 다음, 어닐링하는 단계를 부가적으로 포함한다.
아래에서, 본 발명에 따른 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법의 양호한 실시예를 첨부한 도면을 참조로 하여 상세히 설명하겠다.
도면에서, 도 2는 본 발명의 한 실시예에 따른 전자 패키징 방법에서 따른 구성요소를 나타낸 개략도이며, 도 3은 본 발명의 한 실시예에 따른 전자 패키징 방법의 순서를 나타낸 개략도이다.
도 3의 (c)에 도시된 바와 같이, 초음파 솔더링을 이용한 전자 패키지(100)는 표면에 레이저 드릴링 또는 에칭으로 홈(42)이 가공된 기판(40)과, 기판(40)의 홈(42)에 삽입되는 돌출부(32)가 저면에 일체로 형성된 칩(30)과, 홈(42)의 안쪽에 위치하여 상기 돌출부(32)를 감싸는 솔더(46) 및, 칩(30)의 저면과 기판(40)의 상면 사이에 위치하며 솔더(46)가 홈(42)의 외부로 배출되는 것을 막는 언더필(50)을 포함하며, 이런 기판(40)의 홈(42)들 사이에는 회로선(48)이 연결된다.
이와 같은 전자 패키지의 구조를 형성하기 위한 전자 패키징에 대해 아래에서 상세히 설명하겠다.
도 2에 도시된 바와 같이, 초음파 용접기(20)는 혼(22)을 통하여 종방향으로 초음파 파동과 압력을 칩(30)에 전달한다. 혼(22)과 마주하는 칩(30)의 일면의 반대쪽인 타면에는 돌출부(32)가 형성되는데, 이런 돌출부(32)는 칩(30)의 입출력 단자에 구리와 같은 전도성이 우수한 금속이 전해도금의 방법으로 도금된 핀(pin)의 형상을 갖고 있다.
한편, 칩(30)이 부착되는 기판(40)의 일면에는 레이저 드릴링(laser drilling) 또는 에칭(etching) 등의 방법으로 홈(42)이 가공된다. 그리고, 이런 홈(42)의 안쪽면에 도금 또는 증착방법을 이용하여 금속층(44)을 형성하고, 이런 금속층(44)을 기판(40)의 회로선(48)과 연결한다. 그리고, 금속층(44) 안쪽에 소정의 솔더(46)를 채운다.
이때, 솔더(46)가 금속층(44)의 안쪽에 채워지는 양은 돌출부(32)가 홈(42)의 안쪽으로 삽입되더라도 솔더(46)가 홈(42)의 외부로 범람하지 않을 정도의 양이 적합하다. 그리고, 홈(42)의 안쪽으로 칩(30)의 돌출부(32)를 삽입하면, 칩(30)의 돌출부(32) 외표면은 솔더(46)와 접하는 접합부(47)가 된다.
그리고, 기판(40)의 홈(42) 주위에 에폭시(epoxy)와 같은 접착제 성분의 언더필(50)을 도포하여, 도 3의 (c)에 보이듯이 초음파 솔더링 작업과 동시에 언더필(50)이 퍼져 기판(40)의 상면을 덮도록 한다.
한편, 기판(40)의 저면에는 히터(60)가 위치한다. 이런 히터(60)는 기판(40)을 가열하여 솔더(46)의 온도를 상승시켜 솔더(46)를 연화시킴으로써 초음파 솔더링이 수월하게 이루어지도록 한다. 이때 히터(60)에 의한 기판(40)의 가열온도는 솔더(46)의 용융온도 보다 낮은 온도가 되도록 조절한다. 그 한 예로서, 63wt%Sn-37wt%Pb의 함량성분을 갖는 솔더(eutectic solder)를 사용하였을 경우에, 기판(40)의 온도가 150℃정도를 유지하더라도 초음파 에너지에 의해 접합부(47)가 용이하게 형성된다. 참고로, 63wt%Sn-37wt%Pb 솔더의 용융온도는 183℃이다.
아래에서는 도 3을 참조하여 본 발명에 따른 초음파 솔더링을 이용한 전자 패키징 방법에 대해 상세히 설명하겠다.
도 3의 (a)는 패키징 수행전의 정렬상태이고, 도 3의 (b)는 패키징 수행단계이며, 도 3의 (c)는 패키징이 완료된 상태를 나타낸 도면이다.
도 3(a)에 도시된 바와 같이, 기판(40)에 형성된 홈(42)의 안쪽 내면에 금속층(44)을 형성하고 이런 금속층(44)을 회로선(48)으로 연결한 상태에서 금속층(44)의 안쪽에 솔더(46)를 채운다. 그리고, 이런 기판(40)을 히터(60)의 상면에 안착한 상태에서 기판(40)의 상면에 언더필(50)을 도포한다. 그리고, 기판(40)의 상부에 칩(30)을 위치시키는데, 기판(40)의 홈(42)과 칩(30)의 저면에 형성된 돌출부(32)가 상호 대응하도록 위치시킨다. 이때에도 도 3의 (a)에는 도시되지 않았지만, 기판(40)의 상면에는 초음파 용접기(20)의 혼(22)이 접해 있다.
이런 상태에서 혼(22)을 기판(40)이 위치한 방향으로 하향 이동시키면 칩(30)의 돌출부(32)는 기판(40)의 홈(42)으로 삽입된다. 이때 칩(30)에 압력과 초음파 진동을 인가하면 초음파 에너지는 돌출부(32)에 집중되고, 돌출부(32)와 접촉한 솔더(46)의 온도가 증가하여 돌출부(32)가 솔더(46)에 삽입되기 시작한다.
다음으로, 도 3의 (c)에 도시된 바와 같이, 돌출부(32)가 솔더(46)에 삽입되면서 초음파에 의한 발열과 돌출부(32) 측면과 솔더(46) 사이에 발생하는 마찰열에 의해 솔더(46)가 용융되고, 1초 이내의 짧은 시간에 접합부(47)가 형성된다. 이때, 기판(40)에 도포된 언더필(50)은 칩(30)과 기판(40) 사이를 따라 펴지면서 초음파 솔더링과 동시에 수행되며, 솔더(46)는 홈(42) 외부로 범람하지 않고 돌출부(32)와 접합부(47)를 형성된다.
설사, 솔더(46)가 홈(42) 외부로 넘치더라도 언더필(50)이 솔더링과 동시에 펴지면서 기판(40)의 상면을 덮기 때문에, 홈(42)의 외부로 넘쳐 퍼지는 솔더(46)는 언더필(50)에 의해 차단된다. 그럼으로써 단락 등의 불량이 발생하는 것을 근본적으로 방지한다.
초음파 솔더링이 완료된 후에 아닐링(annealing) 등의 열처리 과정을 통하여 솔더(46)와 돌출부(32) 사이에 금속간 화합물 층을 형성시켜 접합강도를 추가로 증가시킬 수 있다.
앞에서 설명한 본 발명의 한 실시예에 따른 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법은 전자 부품의 패키징에 대하여 적용한 일례이며, 본 발명의 원리를 이용하여 MEMS(micro electro mechanical system)와 같은 미세 부품의 접합과 광 패키징 등에도 적용이 가능하다. 이와 같은 경우에는 접합부의 재료로서, 무연 솔더를 포함한 일반적인 솔더 재료 이외에도 실리콘(Si)과 금(Au) 또는 브레이징 재료 또는 접착제 등을 사용할 수 있다.
앞서 상세히 설명한 바와 같이, 본 발명의 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법은 기존의 솔더링 공정과 비교하여 낮은 온도에서 홈과 돌출부에만 국부적인 열을 발생시켜 다수의 접합부와 언더필을 동시에 형성시켜 종래의 패키징 방법에 비해 효율적이다.
또한, 본 발명의 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법은 칩의 돌출부와 기판의 홈을 이용하므로 칩과 기판의 정렬이 수월하고, 솔더가 홈 외부로 유출되지 않고, 설사 솔더가 홈 외부로 유출되더라도 언더필이 솔더의 퍼짐을 차단하기 때문에 단락 등의 불량이 발생하는 것을 근본적으로 방지한다는 장점이 있다. 그리고, 돌출부가 홈에 삽입 접합됨으로써, 플립칩에 비해 접합강도가 높고, 전기신호의 통전 거리를 단축시키며, 초음파 솔더링과 언더필 형성 작업을 동시에 수행하기 때문에 생산성을 향상시키는 장점을 가지고 있다.
또한, 본 발명의 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법은 어닐링 등의 열처리 과정을 통해 접합부의 접합강도를 향상시킬 수 있으며, 솔더링 공정에서 플럭스(flux) 등을 사용하지 않기 때문에 플럭스 도포와 세정 등의 작업을 수행하지 않아도 되므로 생산성을 높일 수 있다는 장점이 있다.
이상에서 본 발명의 본 발명의 초음파 솔더링을 이용한 전자 패키지 및 그 패키징 방법에 대한 기술사상을 첨부도면과 함께 서술하였지만, 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래 기술에 따른 전자 패키지 부품의 단면도이고,
도 2는 본 발명의 한 실시예에 따른 전자 패키징 방법에서 따른 구성요소를 나타낸 개략도이며,
도 3은 본 발명의 한 실시예에 따른 전자 패키징 방법의 순서를 나타낸 개략도이다.
♠ 도면의 주요부분에 대한 부호의 설명 ♠
10 : 플립칩 12 : 솔더볼
14 : 언더필 16 : 기판
20 : 초음파 용접기 22 : 혼
30 : 칩 32 : 돌출부
40 : 기판 42 : 홈
44 : 금속층 46 : 솔더
48 : 회로선 50 : 언더필
60 : 히터 100, 1 : 패키지

Claims (7)

  1. 초음파 진동을 이용하여 기판에 칩을 용이하게 솔더링시키는 패키지로서,
    초음파 진동과 압력을 발생시키는 초음파 용접기,
    상기 초음파 용접기에서 발생된 진동과 압력을 상기 칩에 전달하는 혼,
    상기 칩의 일면에 형성되는 복수개의 돌출부,
    상기 칩과 마주하는 상기 기판의 일면에 형성되는 복수개의 홈, 및
    상기 홈의 안쪽에 채워지는 솔더를 포함하고,
    상기 칩의 돌출부에 상기 초음파 용접기에서 발생되는 진동에너지를 집중시켜 상기 솔더를 용융시키고 상기 돌출부와 상기 솔더의 접합을 매개로 상기 칩과 상기 기판을 전기적으로 연결하는 것을 특징으로 하는 패키지.
  2. 제 1 항에 있어서,
    상기 기판과 상기 칩의 사이에는 언더필이 위치하여 상기 홈의 개구부를 폐쇄하는 것을 특징으로 하는 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 홈의 안쪽면에는 금속층이 형성되어 상기 솔더를 수용하며, 상기 홈에 도포된 금속층은 회로선에 연결된 것을 특징으로 하는 패키지.
  4. 초음파 솔더링을 이용한 전자 패키징 방법으로서,
    칩과 마주하는 기판의 일면에 형성된 각각의 홈들 안에 솔더를 채우는 단계,
    상기 기판과 마주하는 상기 칩의 일면에 형성된 복수의 돌출부를 상기 홈 각각에 삽입하는 단계,
    상기 솔더에 상기 돌출부를 삽입하고 기판에 열을 가하는 단계,
    상기 칩에 압력과 초음파 진동을 인가하여 상기 돌출부를 매개로 상기 솔더에 초음파 진동 에너지를 전달하고 상기 솔더를 용융시켜 상기 돌출부와 솔더를 접합시킴으로써 상기 칩과 상기 기판을 전기적으로 연결하는 단계를 포함하는 패키징 방법.
  5. 제 4 항에 있어서,
    상기 홈에 솔더를 채우는 단계 이전에, 상기 기판의 홈 안쪽면에 금속층을 형성하는 단계와, 상기 홈들에 형성된 도금층을 회로선으로 연결하는 단계를 포함하는 것을 특징으로 하는 패키징 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 홈에 솔더를 채운 다음, 상기 기판에서 상기 칩과 마주하는 면에 언더필을 도포하는 단계를 포함하는 것을 특징으로 하는 패키징 방법.
  7. 제 4 항에 있어서,
    상기 돌출부와 솔더를 접합한 다음, 어닐링하는 단계를 부가적으로 포함하는 것을 특징으로 하는 패키징 방법.
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* Cited by examiner, † Cited by third party
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KR101388739B1 (ko) * 2012-04-27 2014-04-25 삼성전기주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153562A (ja) * 1995-11-30 1997-06-10 Mitsui High Tec Inc パッド・エリア・アレイ・パッケージにソルダ・ボールを取り付ける方法
JP2000091380A (ja) * 1998-09-09 2000-03-31 Mitsubishi Electric Corp フリップチップの実装構造
KR20010002704A (ko) * 1999-06-17 2001-01-15 윤종용 볼 그리드 어레이 패키지와 그 제조 방법
KR20010003192A (ko) * 1999-06-22 2001-01-15 김영환 패키지장치의 솔더볼 조립성 향상구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153562A (ja) * 1995-11-30 1997-06-10 Mitsui High Tec Inc パッド・エリア・アレイ・パッケージにソルダ・ボールを取り付ける方法
JP2000091380A (ja) * 1998-09-09 2000-03-31 Mitsubishi Electric Corp フリップチップの実装構造
KR20010002704A (ko) * 1999-06-17 2001-01-15 윤종용 볼 그리드 어레이 패키지와 그 제조 방법
KR20010003192A (ko) * 1999-06-22 2001-01-15 김영환 패키지장치의 솔더볼 조립성 향상구조

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