KR101388739B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 패키지는 일면에 홈이 형성된 기판 및 일면 및 타면을 갖고, 그 일면이 상기 홈과 접하도록 상기 기판상에 실장된 반도체칩을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자제품은 응용분야에 상관없이 소형화, 박형화 방향으로 개발되어지고 있으며, 크기가 작아지는 반면 신뢰성은 그대로 유지시키거나 혹은 향상시켜야 한다는 점은 변함없이 중요한 화두이다.
이러한 전자제품을 장시간 사용시 전자제품의 내부에 군집된 반도체칩은 반복적인 스트레스 인가와 누적으로 인해 그 기능의 열화 및 고장이 발생하게 되며, 이에 따라 반도체칩의 역기능이 발현되어 제품 전체 시스템의 기능저하 및 고장으로 발전할 수 있는 위험요인으로 작용할 수 있다.
특히, 해당 반도체칩이 제품의 전체 시스템의 구동을 위한 기능이 아닌 특정 시점에만 요구되는 부가기능을 가진 경우에는 해당 반도체칩이 물리적으로 연결이 지속되는 것은 시간이 지날수록 제품 신뢰성의 위험요인으로 작용할 수 있는 문제가 있다.
이와 같은 반도체칩의 대표적인 예로써, ESD(ElectroStatic Discharge) 방지용 반도체칩이 있다.
일반적으로 IC(Integrated Circuit) 및 개별전자부품(discrete)은 ESD에 취약한 대표적인 부품으로 이들로 구성된 패키지 제품은 세트(set)에 조립되어 사용되기 전까지의 과정인 부품의 조립, 취급, 테스트 과정이 지나고 나면 필요성이 없게 된다.
하지만, 필요성이 없게 되는 시점 이후에도 여전히 ESD 방지용 반도체칩은 제품내에서 회로적으로 연결이 되어 있고 이에 따라 시간이 지날수록 ESD 방지용 반도체칩의 열화 및 고장이 발생하여 어느 순간 단락되면 제품 전체의 신뢰성 문제를 유발시키는 문제가 있다.
한편, 종래 기술에 따른 반도체 패키지가 특허번호 제6365432호(미국등록특허)에 개시되어 있다.
본 발명의 일 측면은 일정 시점 이후에는 요구되지 않는 기능을 갖는 반도체칩을 일정 시간 이후 인위적으로 기판으로부터 떨어지도록 함으로써 제품의 신뢰성을 문제를 발생시킬 수 있는 원인을 제거할 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 다른 측면은 반도체칩 접합을 위한 접착제의 사용량을 줄여 공정 비용을 절감할 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 또 다른 측면은 반도체칩 접합 공정 중 사용되는 접착제의 양을 줄여 접착제 과다에 의해 발생할 수 있는 단락을 줄여 공정 수율을 높일 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 패키지는 일면에 홈이 형성된 기판 및 일면 및 타면을 갖고, 그 일면이 상기 홈과 접하도록 상기 기판상에 실장된 반도체칩을 포함한다.
이때, 상기 홈은 상기 반도체칩 일면의 모든 변 중 하나 이상의 변과 접할 수 있다.
또한, 상기 홈은 일단 및 타단을 가지며, 상기 반도체칩은 상기 홈의 일단 또는 타단에 접하도록 상기 기판상에 실장될 수 있다.
또한, 상기 홈은 중심부 및 양측부를 가지며, 상기 반도체칩은 상기 홈의 중심부에 접하도록 상기 기판상에 실장될 수 있다.
또한, 상기 홈의 폭은 상기 반도체칩의 폭보다 작을 수 있다.
또한, 상기 홈 내부에 충진된 접착제를 더 포함할 수 있으며, 상기 접착제는 솔더(solder), 전도성 필름, 비전도성 필름, 전도성 에폭시 또는 비전도성 에폭시 중 선택된 어느 하나일 수 있다.
또한, 상기 홈 내부에 충진된 접착제의 표면 높이는 상기 기판의 표면 높이와 동일할 수 있다.
또한, 상기 반도체칩은 제너 다이오드(zener diode), 과도 전압 억제(Transient Voltage Suppressor:TVS) 다이오드, 배리스터(varistor)를 포함할 수 있다.
또한, 상기 홈의 두께 방향 단면은 삼각형, 사각형 또는 반원형일 수 있다.
또한, 상기 홈의 표면 형상은 직선형, 나선형 또는 가지형일 수 있다.
또한, 상기 기판은 구리 필름(Cu film) 또는 리드 프레임(lead frame)일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 반도체 패키지는 일면에 홈이 형성된 기판 및 일면 및 타면을 갖고, 상기 기판상에 실장되되, 그 일면의 일부분이 상기 홈과 접하도록 실장된 반도체칩을 포함할 수 있다.
이때, 상기 홈은 상기 반도체칩 일면의 모든 변 중 하나 이상의 변과 접할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 일정 시점 이후에는 해당 기능이 요구되지 않는 반도체칩의 기판과의 접합 부분을 최소화함으로써, 단락유발인자의 제거 시점을 인위적으로 조절하여 해당 반도체칩이 실장된 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 반도체칩과 기판과의 접합을 위한 접착제 사용량을 줄임으로써, 제품 제조 공정 비용을 절감할 수 있는 효과가 있다.
또한, 본 발명은 상술한 바와 같이 접착제 사용량을 줄임으로써, 접착제 과다 사용으로 인한 단락 발생을 방지하여 공정 수율을 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 나타내는 평면도,
도 2는 도 1의 A 부분을 확대한 사시도,
도 3은 본 발명의 다른 실시 예에 따른 반도체 패키지에서 반도체칩과 홈의 접합 구조를 나타내는 사시도,
도 4는 본 발명의 반도체 패키지의 기판에 형성된 홈의 형상을 나타내는 사시도, 및
도 5는 본 발명의 일 실시 예에 따른 반도체칩 접합 공정을 순차적으로 나타내는 공정단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 구조를 나타내는 평면도이고, 도 2는 도 1의 A 부분을 확대한 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지는 일면에 홈(110)이 형성된 기판(100) 및 기판(100) 상에 실장되되, 상기 홈(110)과 접하도록 실장된 반도체칩(120)을 포함한다.
본 실시 예에서 기판(100)은 일면 및 타면을 가지며, 그 일면에는 홈(110)이 형성될 수 있다.
본 실시 예에서 기판(100)으로는 구리 필름(copper film) 또는 리드 프레임(lead frame) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니며, 회로구성이 가능한 모든 재료가 사용될 수 있다.
본 실시 예에서 반도체칩(120)은 일면 및 타면을 가지며, 기판(100) 상에 접하도록 실장되되, 그 일면의 일부분이 상기 홈(110)과 접하도록 실장될 수 있다.
이때, 상기 홈(110)은 반도체칩(120) 일면의 모든 변 중 하나 이상의 변과 접할 수 있다.
구체적으로, 상기 홈(110)은 일단 및 타단을 가지며, 반도체칩(120)은 그 하나의 변이 홈(110)의 일단 또는 타단에 접하도록 기판(100) 상에 실장될 수 있다.
즉, 도 2에 도시한 바와 같이, 반도체칩(120)은 홈(110)의 끝단 부분과 반도체칩(120)의 하나의 변이 접하도록 실장될 수 있는 것이다.
또는, 도 3에 도시한 바와 같이, 홈(110)은 중심부와 양측부를 가지며, 반도체칩(120)은 홈(110)의 중심부에 접하도록 즉, 반도체칩(120)의 두 변이 홈(110)과 접하도록 기판(100) 상에 실장될 수 있다.
그러나, 본 실시 예에서 반도체칩(120)과 홈(110)이 접하는 위치는 특별히 이에 한정되는 것은 아니다.
본 실시 예에서, 홈(110)의 폭은 반도체칩(120)의 폭 보다 작을 수 있다.
또한, 본 실시 예에서 홈(110)에는 그 내부에 접착제(130)가 충진될 수 있으며, 홈(110) 내부에 충진된 접착제(130)의 표면 높이는 기판(100)의 표면 높이와 동일하거나 또는 낮을 수 있다.
이때, 상기 접착제(130)는 솔더(solder), 전도성 필름, 비전도성 필름, 전도성 에폭시 또는 비전도성 에폭시 중 선택된 어느 하나로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서 반도체칩(120)이 접하는 홈(110)의 폭을 반도체칩(120)의 폭 보다 작도록 형성하는 것은 반도체칩(120)을 기판(100) 상에 실장할 때, 접합되는 면적을 최소화하기 위함이다.
즉, 반도체칩(120)의 폭 보다 작은 폭을 갖는 홈(110)을 기판(100)에 형성하고, 그 홈(110) 내부에만 접착제(130)를 충진함으로써, 접하는 홈(110)의 면적만큼만 반도체칩(120)이 접합되도록 하는 것이다.
일반적으로 반도체칩 중에는 시스템 내에서 어느 시점부터는 해당 기능을 필요로 하지 않는 반도체칩들이 존재한다. 예를 들어, ESD(ElectroStatic Discharge) 방지용 반도체칩이 그러하다.
이러한 반도체칩은 특정 기간에만 그 고유기능이 요구되며, 시스템 구동에는 그 기능들이 요구되지 않는다. 그런데, 이러한 반도체칩들 역시 기판상에 실장될 때, 전면적에 접착제가 도포되어 접합되는 것이 전형적이다.
이와 같이, 시스템 구동에 별다른 기능을 하지 않는 반도체칩들은 시간이 지남에 따라 반복적인 스트레스 누적에 의해 열화 및 고장이 발생할 수 있으며, 이는 원치 않는 단락으로 연결되어 전체 시스템의 신뢰성 문제를 유발시킬 수 있다.
따라서, 본 실시 예에서는 이러한 반도체칩들의 접합면적을 최소화함으로써, 일정 시간이 지난 후 접합 부분에 크랙(crack)이 발생하기 쉽도록 하여 기판으로부터 반도체칩이 박리될 수 있도록 한다.
상기 ESD(ElectroStatic Discharge) 방지용 반도체칩으로는 제너 다이오드(zener diode), 과도 전압 억제(Transient Voltage Suppressor:TVS) 다이오드, 배리스터(varistor) 등이 포함될 수 있다.
본 실시 예에서는 반도체칩으로 ESD 방지용 반도체칩을 예로 들고 있으나, 특별히 이에 한정되는 것은 아니며, 시스템 구동에는 필요하지 않은 부가 기능을 갖고, 일시적으로만 그 기능이 요구되는 모든 반도체칩에 적용될 수 있다.
본 실시 예에서 기판(100)에 형성된 홈(110)의 두께 방향 단면은 도 4에 도시된 바와 같이, 사각형(도 4의 (a), (b) 참조), 삼각형(도 4의 (d) 참조) 또는 반원형(도 4의 (c) 참조)일 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 도면상으로 도시하지는 않았으나, 본 실시 예에서 기판(100)에 형성된 홈(110)의 표면 형상은 직선형, 나선형 또는 가지형 등일 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시 예에 따른 반도체칩 접합 공정을 순차적으로 나타내는 공정단면도이다.
먼저, 기판상에 형성된 홈(110)의 일단에 액상 접착제(130)를 도입하면, 도입된 접착제(130)는 모세관 현상에 의해 타단쪽으로 이동하여 홈(110) 내부에 충진된다.
도 4 및 도 5로부터 알 수 있는 바와 같이, 상기 홈의 일단은 접착제의 도입을 위하여 접착제 도입부(110a)가 형성될 수 있으며, 상기 접착제 도입부(110a)는 접착제의 용이한 도입을 위하여 홈의 폭보다는 더 넓게 형성될 수 있다.
이와 같이, 홈(110) 내부가 충진될 만큼만 접착제(130)를 사용함으로써, 접착제(130) 사용량이 줄어듦에 따라 공정 비용을 절감할 수 있다.
또한, 접착제(130)의 사용량을 줄임으로써, 접착제 과다에 의해 발생하는 단락을 감소시켜 공정 수율을 높일 수 있다.
다음, 기판상에 접합하고자 하는 반도체칩(120)을 홈(110)의 타단과 접하도록 실장한 다음, 가열 공정을 수행하여 반도체칩(120)이 접합될 수 있도록 한다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 기판 110 : 홈
110a : 접착제 도입부 120 : 반도체칩
130 : 접착제

Claims (14)

  1. 일면에 홈이 형성된 기판; 및
    일면 및 타면을 갖고, 그 일면이 상기 홈의 일부분과 접하도록 상기 기판상에 실장된 반도체칩;을 포함하며,
    여기서, 상기 홈의 폭은 상기 반도체칩의 폭보다 작고, 상기 홈의 일단에 접착제가 도입되며, 상기 도입된 접착제가 상기 기판의 표면 높이와 동일하도록 상기 홈의 내부에 충진된 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 홈은 상기 반도체칩 일면의 모든 변 중 하나 이상의 변과 접하는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 홈은 일단 및 타단을 가지며,
    상기 반도체칩은 상기 홈의 일단 또는 타단에 접하도록 상기 기판상에 실장된 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 홈은 중심부 및 양측부를 가지며,
    상기 반도체칩은 상기 홈의 중심부에 접하도록 상기 기판상에 실장된 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 접착제는 솔더(solder), 전도성 필름, 비전도성 필름, 전도성 에폭시 또는 비전도성 에폭시 중 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 반도체칩은 제너 다이오드(zener diode), 과도 전압 억제(Transient Voltage Suppressor:TVS) 다이오드, 배리스터(varistor)를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 청구항 1에 있어서,
    상기 홈의 두께 방향 단면은 삼각형, 사각형 또는 반원형인 것을 특징으로 하는 반도체 패키지.
  11. 청구항 1에 있어서,
    상기 홈의 표면 형상은 직선형, 나선형 또는 가지형인 것을 특징으로 하는 반도체 패키지.
  12. 청구항 1에 있어서,
    상기 기판은 구리 필름(Cu film) 또는 리드 프레임(lead frame)인 것을 특징으로 하는 반도체 패키지.
  13. 삭제
  14. 삭제
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