KR100494342B1 - Method of manufacturing a capacitor in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상부에 도프트 다결정 실리콘에 의한 TiSi2를 형성하고 그 상에 금속전극으로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 TiSi2와 상부전극 간에 고유전율 및 저누설전류 특성을 가진 TiO2의 유전체막을 형성함으로써, 추가로 캐패시터의 하부전극, 확산방지막 및 유전체막을 형성하기 위한 공정이 필요없게 되어 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, wherein a TiSi 2 made of doped polycrystalline silicon is formed on a semiconductor substrate on which a predetermined structure for manufacturing the semiconductor device is formed, and an upper electrode composed of a metal electrode is formed thereon. In addition, by heat-treating the semiconductor substrate on which the upper electrode is formed in a gas atmosphere containing oxygen to form a dielectric film of TiO 2 having a high dielectric constant and low leakage current between the TiSi 2 and the upper electrode, the lower electrode, the diffusion barrier of the capacitor And since the process for forming the dielectric film is unnecessary, it is possible to simplify the manufacturing process of the capacitor and to manufacture a capacitor of high quality having a high dielectric constant and a low leakage current.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상부에 도프트 다결정 실리콘에 의한 TiSi2를 형성하고 그 상부에 금속전극으로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 TiSi2와 상부전극 간에 고유전율 및 저누설전류 특성을 가진 TiO2의 유전체막을 형성함으로써, 추가로 하부전극, 확산방지막 및 유전체막을 형성하기 위한 공정이 필요없게 되어 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device. In particular, a TiSi 2 made of doped polycrystalline silicon is formed on a semiconductor substrate having a predetermined structure for manufacturing the semiconductor device, and an upper electrode composed of a metal electrode is formed thereon. In addition, the semiconductor substrate on which the upper electrode is formed is heat-treated in a gas atmosphere containing oxygen to form a dielectric film of TiO 2 having high dielectric constant and low leakage current between TiSi 2 and the upper electrode. The present invention relates to a method of manufacturing a capacitor of a semiconductor device, which eliminates the need for forming a dielectric film, simplifies the manufacturing process of the capacitor, and can produce a capacitor of high quality having high dielectric constant and low leakage current.
통상, DRAM 소자의 캐패시터 유전체막으로 SiO2/Si3N4/SiO2 적층구조가 많이 이용되고 있다. 그러나, 최근에는 고유전율과 저누설전류의 캐패시터를 구현함과 아울러 캐패시터 제조공정의 단순화를 들어 적층구조에서 단층구조로 바뀌고 있는 추세이다. 이런 추세에 발맞추어, 1Gbit 이상의 집적도를 갖는 DRAM 소자의 캐패시터 유전체막으로 BST 또는 Ta2O5가 사용된다. BST 또는 Ta2O5를 이용한 캐패시터는 Ru/Ta2O5/Ru, Ru/BST/Ru 및 Pt/BST/Pt의 구조가 많이 사용된다.In general, a SiO 2 / Si 3 N 4 / SiO 2 laminate structure is often used as a capacitor dielectric film of a DRAM device. However, in recent years, a capacitor having a high dielectric constant and a low leakage current and a simplified capacitor manufacturing process have been shifting from a stacked structure to a single layer structure. In line with this trend, BST or Ta 2 O 5 is used as a capacitor dielectric film of a DRAM device having an integration degree of 1 Gbit or more. As a capacitor using BST or Ta 2 O 5 , Ru / Ta 2 O 5 / Ru, Ru / BST / Ru, and Pt / BST / Pt structures are frequently used.
이런, 구조를 가진 캐패시터는 콘택플러그를 통해 액티브 영역(Active area)과 접속된다. 일반적으로, 콘택플러그는 도프트 다결정 실리콘, 오믹콘택층 및 확산방지막이 형성된 적층구조가 널리 이용된다. 확산방지막은 캐패시터의 하부전극과 도프트 다결정 실리콘간의 고체반응을 막기 위해 TiN, TaN, TiSiN, TiAlN등의 질화물이 사용된다. 오믹접촉층은 확산방지막과 도프트 다결정 실리콘간에 상호 접촉력을 높이기 위해 TiSi2가 일반적으로 사용된다.Such a structured capacitor is connected to an active area through a contact plug. In general, a contact plug has a multilayer structure in which a doped polycrystalline silicon, an ohmic contact layer and a diffusion barrier layer are formed. As the diffusion barrier, nitrides such as TiN, TaN, TiSiN, and TiAlN are used to prevent solid reaction between the capacitor's lower electrode and the doped polycrystalline silicon. As the ohmic contact layer, TiSi 2 is generally used to increase the mutual contact force between the diffusion barrier film and the doped polycrystalline silicon.
캐패시터의 제조 공정을 간략하게 설명하면, 우선 콘택플러그가 형성되기 위한 콘택홀 내에 화학기상증착법으로 도프트 다결정 실리콘을 채운 후, 반도체 기판 상부에 증착된 도프트 다결정 실리콘중 소정 부분은 화학적기계연마법(CMP) 또는 에치백(Etch Back) 공정에 의해 제거된다. 이어서, 소정 부분이 제거된 도프트 다결정 실리콘 상부에 Ti를 물리화학증착법 또는 화학기상증착법으로 증착한 후, 질소 분위기에서 열처리하면 도프트 다결정 실리콘과 Ti가 반응하여 도프트 다결정 실리콘 상부에 TiSi2의 오믹콘택층이 형성된다. 이때, 도프드 다결정 실리콘과 미반응된 Ti는 소정의 식각공정에 의해 제거됨과 아울러 미반응된 Ti가 제거된 오믹콘택층 상부에는 질화물의 확산방지막이 형성된다.Briefly describing the manufacturing process of the capacitor, first, the doped polycrystalline silicon is filled in the contact hole for forming the contact plug by chemical vapor deposition, and then a portion of the doped polycrystalline silicon deposited on the semiconductor substrate is subjected to chemical mechanical polishing ( CMP) or etch back process. Subsequently, Ti is deposited on the doped polycrystalline silicon from which a predetermined portion is removed by physical chemical vapor deposition or chemical vapor deposition. Then, when heat-treated in a nitrogen atmosphere, the doped polycrystalline silicon and Ti react to form TiSi 2 on the doped polycrystalline silicon. An ohmic contact layer is formed. At this time, the doped polycrystalline silicon and the unreacted Ti are removed by a predetermined etching process, and a diffusion barrier of nitride is formed on the ohmic contact layer from which the unreacted Ti is removed.
이어서, 확산방지막을 포함한 전체 구조 상부에 캐패시터를 형성하기 위한 하부전극, 유전체막 및 상부전극이 연속적인 마스크 공정과 식각공정에 의해 패터닝되어 형성된다. Subsequently, a lower electrode, a dielectric film, and an upper electrode for forming a capacitor on the entire structure including the diffusion barrier layer are patterned and formed by a continuous mask process and an etching process.
전술한 바와 같이, 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 콘택플러그를 형성하는 단계와, 콘택플러그를 통해 액티브영역과 전기적으로 접속되는 캐패시터를 형성하는 단계로 이루어진다. 콘택플러그를 형성하는 단계는 도프트 다결정 실리콘을 형성하는 단계와, 도프트 다결정 실리콘 상부에 오믹콘택층을 형성하는 단계와, 오믹콘택층 상부에 확산방지막을 형성하는 단계로 이루어진다. 캐패시터를 형성하는 단계는 확산방지막을 포함한 전체 구조 상부에 하부전극을 형성하는 단계와, 하부전극 상부에 유전체막을 형성하는 단계와, 유전체막 상부에 상부전극을 형성하는 단계로 이루어진다. As described above, a method of manufacturing a capacitor of a semiconductor device according to the related art includes forming a contact plug on an upper surface of a semiconductor substrate, and forming a capacitor electrically connected to an active region through the contact plug. The forming of the contact plug may include forming doped polycrystalline silicon, forming an ohmic contact layer on the doped polycrystalline silicon, and forming a diffusion barrier layer on the ohmic contact layer. The forming of the capacitor may include forming a lower electrode over the entire structure including the diffusion barrier, forming a dielectric film over the lower electrode, and forming an upper electrode over the dielectric film.
즉, 반도체 기판 상부에 콘택플러그 및 캐패시터를 형성하기 위해서는 최소한 6단계의 박막 형성 공정이 필요하게 된다. 이로 인해, 캐패시터를 제조하는데 있어서 많은 공정시간과 증착장비가 요구되어 제품의 원가가 증가하는 단점이 있다. That is, at least six steps of the thin film forming process are required to form the contact plug and the capacitor on the semiconductor substrate. For this reason, a large process time and deposition equipment are required to manufacture the capacitor, which increases the cost of the product.
따라서, 본 발명은 반도체 기판 상부에 형성되는 콘택플러그 및 캐패시터의 공정단계를 최소화하여 공정시간과 공정단가를 낮추기 위한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device for reducing process time and cost by minimizing a process step of a contact plug and a capacitor formed on a semiconductor substrate.
본 발명의 또 다른 목적은 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상에 도프트 다결정 실리콘에 의한 TiSi2를 형성하고 그 상에 금속전극으로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 TiSi2와 상부전극 간에 고유전율 및 저누설전류 특성을 가진 TiO2의 유전체막을 형성함으로써, 추가로 하부전극, 확산방지막 및 유전체막을 형성하기 위한 공정이 필요없게 되어 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.Still another object of the present invention is to form TiSi 2 by doped polycrystalline silicon on a semiconductor substrate having a predetermined structure for manufacturing a semiconductor device, and to form an upper electrode composed of a metal electrode thereon. The formed semiconductor substrate is heat-treated in a gas atmosphere containing oxygen to form a dielectric film of TiO 2 having high dielectric constant and low leakage current between TiSi 2 and the upper electrode, thereby further forming a lower electrode, a diffusion barrier film and a dielectric film. The present invention provides a method of manufacturing a capacitor of a semiconductor device for manufacturing a capacitor of high quality having high dielectric constant and low leakage current, as well as simplifying a capacitor manufacturing process.
본 발명은 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 덮도록 도프트 다결정 실리콘을 형성하는 단계와; 상기 도프트 다결정 실리콘 상부에 하부전극을 형성하는 단계와; 상기 하부전극 상에 상부전극을 형성하는 단계와; 상기 상부전극을 포함한 전체 구조를 산소를 포함한 기체 분위기에서 열처리하여, 상기 상부전극을 통과해 온 산소와 상기 하부전극의 구성물질을 결합시켜서 상기 하부전극과 상기 상부전극 간의 계면에 유전체막을 형성하는 단계를 포함한다.The present invention provides a method for manufacturing a semiconductor device, comprising: forming an insulating layer on an upper surface of a semiconductor substrate on which a predetermined structure is formed, and then forming a contact hole for etching a predetermined region of the insulating layer to expose a predetermined region of the semiconductor substrate; Forming doped polycrystalline silicon to cover the contact hole; Forming a lower electrode on the doped polycrystalline silicon; Forming an upper electrode on the lower electrode; Heat-treating the entire structure including the upper electrode in a gas atmosphere including oxygen to form a dielectric film at an interface between the lower electrode and the upper electrode by combining oxygen passing through the upper electrode with a constituent material of the lower electrode. It includes.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1(a) 내지 도 1(e)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 1 (a) to 1 (e) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 1(a)를 참조하면, 우선 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(1) 상부에 산화막(2)과 질화막(3)이 순차적으로 형성된다. 질화막(3)은 산화막(2)과의 식각 선택비가 우수한 물질로 300∼1000Å 정도의 두께로 형성된다. 이어서, 반도체 기판(1)의 소정 부분이 노출되도록 질화막(3)과 산화막(2)이 식각되어 콘택홀(4)이 형성된다. Referring to FIG. 1A, an oxide film 2 and a nitride film 3 are sequentially formed on a semiconductor substrate 1 on which a predetermined structure for manufacturing a semiconductor device is formed. The nitride film 3 is formed of a material having an excellent etching selectivity with respect to the oxide film 2 and having a thickness of about 300 to 1000 kPa. Subsequently, the nitride film 3 and the oxide film 2 are etched to expose a predetermined portion of the semiconductor substrate 1 to form a contact hole 4.
도 1(b)를 참조하면, 콘택홀(4)을 포함한 전체 구조 상부에 콘택홀(4)을 덮도록 도프트 다결정 실리콘(5)이 증착된 후, 550∼850℃정도의 온도와 질소 또는 아르곤 분위기에서 10∼60분 동안 열처리됨과 아울러 순차적인 마스크공정과 식각공정에 의해 형성된다. 여기서, 도프트 다결정 실리콘(5)은 300∼2500Å의 두께로 형성된다. Referring to FIG. 1B, after the doped polycrystalline silicon 5 is deposited to cover the contact hole 4 over the entire structure including the contact hole 4, a temperature of about 550 to 850 ° C. and nitrogen or It is heat-treated for 10 to 60 minutes in an argon atmosphere and is formed by a sequential mask process and an etching process. Here, the doped polycrystalline silicon 5 is formed to a thickness of 300 to 2500 kPa.
도 1(c)를 참조하면, 도프트 다결정 실리콘(5)을 포함한 전체 구조 상부에 50∼200Å의 두께로 Ti 또는 TiSi2가 증착된다. Ti가 증착될 경우, Ti를 포함한 전체 구조를 500∼900℃의 온도범위와 질소 또는 아르곤 기체 분위기에서 10초∼30분 동안 열처리함으로써, 도프드 다결정 실리콘(5)과 Ti가 반응하여 도프드 다결정 실리콘(5) 상부에 100∼500Å정도의 두께를 가진 TiSi2의 하부전극(6)이 형성된다. 이때, 도프드 다결정 실리콘(5)과 반응하지 않고 전체 구조 상부에 잔재하는 Ti는 소정의 에칭공정에 의해 제거된다.Referring to FIG. 1 (c), Ti or TiSi 2 is deposited to a thickness of 50 to 200 GPa over the entire structure including the doped polycrystalline silicon 5. When Ti is deposited, the doped polycrystalline silicon 5 and Ti react with each other by heat-treating the entire structure including Ti in a temperature range of 500 to 900 ° C. for 10 seconds to 30 minutes in a nitrogen or argon gas atmosphere. A lower electrode 6 of TiSi 2 having a thickness of about 100 to 500 mW is formed on the silicon 5. At this time, Ti remaining on the entire structure without reacting with the doped polycrystalline silicon 5 is removed by a predetermined etching process.
도 1(d)를 참조하면, 하부전극(6)을 포함한 전체 구조 상부에 Pt, Ir 및 Ru중 어느 하나의 금속물질로 구성된 상부전극(7)이 물리기상증착법 또는 화학기상증착법을 통해 100∼500Å의 두께로 형성된다. 이어서, 상부전극(7)을 포함한 전체 구조는 500∼700℃의 온도범위와, 질소와 산소 또는 아르곤과 산소가 소정 비율로 혼합된 혼합기체 분위기에서 5∼180초 동안 급속열처리(RTP)된다. Referring to FIG. 1 (d), the upper electrode 7 composed of any one of Pt, Ir, and Ru metals on the entire structure including the lower electrode 6 is formed by physical vapor deposition or chemical vapor deposition. It is formed to a thickness of 500Å. Subsequently, the entire structure including the upper electrode 7 is subjected to rapid heat treatment (RTP) for 5 to 180 seconds in a temperature range of 500 to 700 ° C. and a mixed gas atmosphere in which nitrogen and oxygen or argon and oxygen are mixed at a predetermined ratio.
도 1(e)를 참조하면, 전체 구조의 급속열처리(RTP)에 의해 하부전극(6)의 구성물질인 TiSi2중 Ti가 상부전극(7)의 구성물질인 금속전극(Pt, Ir, Ru)을 통과해온 산소와 만나 산화됨으로써 하부전극(6)과 상부전극(7) 간의 계면에 TiO2의 유전체막(8)이 형성된다. 이때, 유전체막(8)은 100∼500Å의 두께로 형성된다.Referring to FIG. 1 (e), Ti among TiSi 2 , which is a constituent of the lower electrode 6, is a metal electrode Pt, Ir, and Ru, which is a constituent of the upper electrode 7, by rapid thermal treatment (RTP) of the entire structure. TiO 2 dielectric film 8 is formed at the interface between the lower electrode 6 and the upper electrode 7 by being oxidized with oxygen that has passed through). At this time, the dielectric film 8 is formed to a thickness of 100 to 500 kPa.
여기서, 하부전극(6)과 상부전극(7)간에 TiO2의 유전체막(8)이 형성되는 원리를 도 2와 결부하여 설명하면, 일반적으로 Ti/TiO2가 공존하는 평형 산소분압(log (Po2/atm))이 Si/SiO2가 공존하는 평형 산소분압(log (Po2/atm))보다 낮기 때문에 열역학적으로 SiO2보다 TiO2가 더 안정한 것이다. 따라서, Si와 Ti를 소정 비율로 혼합하여 산소 분위기에서 열처리하면 Si보다 Ti의 산화포텐셜이 더 크기 때문에 Si보다 Ti가 먼저 산화되는 것이 열역학적으로 더 안정하다. 따라서, TiSi2가 산소 분위기에서 반응할 시 SiO2가 아니라 TiO2가 형성되게 된다. 즉, 캐패시터의 하부전극(6)으로 TiSi2를 형성하고서 그 상에 금속전극(Pt, Ir, Ru)을 상부전극(7)으로 증착한 후, 산소 분위기에서 열처리하면 도 3과 같이 TiSi2와 금속전극(Pt, Ir, Ru) 계면간에 TiO2의 유전체막(8) 생성되는 것을 확인할 수 있다.Here, the principle in which the dielectric film 8 of TiO 2 is formed between the lower electrode 6 and the upper electrode 7 will be described with reference to FIG. 2. In general, an equilibrium oxygen partial pressure in which Ti / TiO 2 coexists (log ( Po2 / atm) is lower than the equilibrium partial pressure of oxygen (log (Po2 / atm)) in which Si / SiO 2 coexists, and therefore, TiO 2 is more stable than SiO 2 . Therefore, when Si and Ti are mixed at a predetermined ratio and heat-treated in an oxygen atmosphere, it is thermodynamically more stable that Ti is oxidized before Si because Ti has a larger oxide potential than Si. Therefore, when TiSi 2 reacts in an oxygen atmosphere, TiO 2 is formed instead of SiO 2 . That is, when TiSi 2 is formed on the lower electrode 6 of the capacitor and the metal electrodes Pt, Ir, and Ru are deposited on the upper electrode 7, and then heat-treated in an oxygen atmosphere, TiSi 2 and It can be seen that the dielectric film 8 of TiO 2 is formed between the metal electrode (Pt, Ir, Ru) interfaces.
전술한 바와 같이 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법은 도프트 다결정 실리콘이 형성된 반도체 기판 상부에 TiSi2의 하부전극과 금속전극(Pt, Ir, Ru)으로 구성된 상부전극을 순차적으로 형성한 후, 산소를 포함한 기체 분위기에서 열처리함으로써, 하부전극과 상부전극이 서로 반응하여 그 사이에 TiO2의 유전체막 형성된다.As described above, in the method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention, a lower electrode of TiSi 2 and an upper electrode composed of metal electrodes (Pt, Ir, Ru) are sequentially formed on a semiconductor substrate on which doped polycrystalline silicon is formed. After the heat treatment is performed, the lower electrode and the upper electrode react with each other to form a dielectric film of TiO 2 therebetween.
여기서, 산소는 상부전극을 경유하여 상부전극 하부에 생성된 TiSi2의 하부전극과 반응하기 때문에 매우 빠른 반응속도로 반응된다. 더구나 산소와 TiSi2가 반응하여 생성된 TiO2가 부피팽창을 하더라도 그 주위를 덮고 있는 상부전극으로부터 압축스트레스를 받아 TiO2와 상부전극 간의 계면이 매우 매끄럽게 형성된다. 또한, TiSi2는 열처리 조건에서 기체 상태로 발생하는 원소를 포함하고 있지 않기 때문에 계면에 공간결함이 생기지 않는다. 이렇게 제조된 캐패시터의 구조는 금속전극을 상부전극으로 이용하고 도프드 다결정 실리콘 또는 TiSi2를 하부전극으로 사용하기 때문에 열처리 시간을 조절하면 원하는 대로 유전체막의 두께를 조절할 수 있으며 하부전극의 종류도 선택할 수 있다. 더 나아가, 이러한 방법을 사용하게 되면 캐패시터의 제조공정을 단순화함과 아울러 캐패시터의 유전체막으로 TiO2를 사용함으로써 고유전율 및 저누설전류를 갖는 캐패시터를 제조할 수 있다.Here, oxygen reacts with a very fast reaction rate because it reacts with the lower electrode of TiSi 2 formed under the upper electrode via the upper electrode. Moreover, even when TiO 2 produced by the reaction of oxygen and TiSi 2 undergoes a volume expansion, the interface between TiO 2 and the upper electrode is very smoothly formed by receiving a compressive stress from the upper electrode covering the surrounding. In addition, since TiSi 2 does not contain an element generated in a gaseous state under heat treatment conditions, no space defect occurs at the interface. The structure of the capacitor thus manufactured uses a metal electrode as an upper electrode and a doped polycrystalline silicon or TiSi 2 as a lower electrode. Therefore, if the heat treatment time is adjusted, the thickness of the dielectric film can be adjusted as desired and the type of the lower electrode can be selected. have. Furthermore, by using this method, a capacitor having a high dielectric constant and a low leakage current can be manufactured by simplifying the manufacturing process of the capacitor and using TiO 2 as the dielectric film of the capacitor.
상술한 바와 같이 본 발명에 의하면, 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판 상에 도프트 다결정 실리콘에 의한 TiSi2를 형성하고 그 상에 금속전극으로 구성된 상부전극을 형성함과 아울러 상부전극이 형성된 반도체 기판을 산소를 포함한 기체 분위기에서 열처리하여 TiSi2와 상부전극 간에 고유전율 및 저누설전류 특성을 가진 TiO2의 유전체막을 형성함으로써, 추가로 하부전극, 확산방지막 및 유전체막을 형성하기 위한 공정이 필요없게 되어 캐패시터의 제조공정을 단순화함과 아울러 고유전율 및 저누설전류를 갖는 우수한 품질의 캐패시터를 제조할 수 있다.As described above, according to the present invention, TiSi 2 made of doped polycrystalline silicon is formed on a semiconductor substrate on which a predetermined structure for manufacturing a semiconductor device is formed, and an upper electrode composed of a metal electrode is formed thereon, The semiconductor substrate on which the electrode is formed is heat-treated in a gas atmosphere containing oxygen to form a dielectric film of TiO 2 having high dielectric constant and low leakage current between TiSi 2 and the upper electrode, thereby forming a lower electrode, a diffusion barrier film, and a dielectric film. This eliminates the need for a process, simplifying the manufacturing process of the capacitor, and producing a high quality capacitor having a high dielectric constant and a low leakage current.
도 1(a) 내지 도 1(e)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 순서적으로 설명하기 위한 반도체 소자의 단면도.1A to 1E are cross-sectional views of a semiconductor device for sequentially explaining a method of manufacturing a capacitor of the semiconductor device according to an embodiment of the present invention.
도 2는 Ti/TiO2가 공존하는 평형 산소분압과 Si/SiO2가 공존하는 평형 산소분압을 비교한 그래프이다.2 is a graph comparing the equilibrium oxygen partial pressure in which Ti / TiO 2 coexists with the equilibrium oxygen partial pressure in which Si / SiO 2 coexists.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 촬영한 SEM 사진. 3 is a SEM photograph of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 반도체 기판 2 : 산화막 1 semiconductor substrate 2 oxide film
3 : 질화막 4 : 콘택홀 3: nitride film 4: contact hole
5 : 도프트 다결정 실리콘 6 : 하부전극 5: doped polycrystalline silicon 6: lower electrode
7 : 상부전극 8 : 유전체막 7 upper electrode 8 dielectric film
Claims (8)
Priority Applications (1)
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| KR10-2000-0068878A KR100494342B1 (en) | 2000-11-20 | 2000-11-20 | Method of manufacturing a capacitor in a semiconductor device |
Applications Claiming Priority (1)
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| KR10-2000-0068878A KR100494342B1 (en) | 2000-11-20 | 2000-11-20 | Method of manufacturing a capacitor in a semiconductor device |
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Family Applications (1)
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Citations (5)
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|---|---|---|---|---|
| JPH04249358A (en) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| KR940011454A (en) * | 1992-11-12 | 1994-06-21 | 크누트 샤우에르테, 클라우스 대너 | Substituted triazolinones |
| KR19990039101A (en) * | 1997-11-10 | 1999-06-05 | 윤종용 | Manufacturing Method of Semiconductor Device Capacitor with Metal Silicide Film |
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-
2000
- 2000-11-20 KR KR10-2000-0068878A patent/KR100494342B1/en not_active IP Right Cessation
Patent Citations (6)
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| KR20020015421A (en) * | 2000-08-22 | 2002-02-28 | 박종섭 | Method of manufacturing a high dielectric capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
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