KR100501636B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents
Method of manufacturing a capacitor in semiconductor device Download PDFInfo
- Publication number
- KR100501636B1 KR100501636B1 KR10-2000-0084667A KR20000084667A KR100501636B1 KR 100501636 B1 KR100501636 B1 KR 100501636B1 KR 20000084667 A KR20000084667 A KR 20000084667A KR 100501636 B1 KR100501636 B1 KR 100501636B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- source gas
- capacitor
- predetermined
- gas
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 소정의 반도체 기판 상부에 캐패시터의 하부전극을 형성하기 전에 하부전극과 접촉되는 확산방지막과 패턴층을 모두 질화막으로 형성함과 아울러 소정의 환원성가스를 사용하여 하부전극을 형성함으로써, 하부전극 증착공정시 증기압이 높은 중성물질이 생성되어 하부전극내부에 포함되지 않고 진공배기에 의해 반응기에서 쉽게 제거됨으로 탄소, 수소 및 산소와 같은 불순물이 거의 없는 높은 순도의 하부전극을 형성할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, wherein both the diffusion barrier layer and the pattern layer contacting the lower electrode are formed of a nitride film and a predetermined reducing gas is formed before the lower electrode of the capacitor is formed on a predetermined semiconductor substrate. By forming the lower electrode, a high vapor pressure neutral material is generated during the lower electrode deposition process and is not included in the lower electrode and is easily removed from the reactor by vacuum exhaust, so that there is little impurities such as carbon, hydrogen and oxygen. A method for manufacturing a capacitor of a semiconductor device capable of forming a lower electrode of the present invention.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 소정의 반도체 기판 상부에 캐패시터의 하부전극을 형성하기 전에 하부전극과 접촉되는 확산방지막과 패턴층을 모두 질화막으로 형성함과 아울러 소정의 환원성가스를 사용하여 하부전극을 형성함으로써, 하부전극 증착공정시 증기압이 높은 중성물질이 생성되어 하부전극내부에 포함되지 않고 진공배기에 의해 반응기에서 쉽게 제거됨으로 탄소, 수소 및 산소와 같은 불순물이 거의 없는 높은 순도의 하부전극을 형성할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device. In particular, before forming a lower electrode of a capacitor on a predetermined semiconductor substrate, both the diffusion barrier layer and the pattern layer contacting the lower electrode are formed of a nitride film and a predetermined reducing gas. By forming the lower electrode, the neutral material with high vapor pressure is generated during the lower electrode deposition process and is not included in the lower electrode, and is easily removed from the reactor by vacuum exhaust, so that impurities such as carbon, hydrogen, and oxygen are hardly removed. A method of manufacturing a capacitor of a semiconductor device capable of forming a lower electrode of purity.
DRAM의 집적도가 증가하면서 보다 높은 유전율과 작은 누설전류 특성이 요구됨에 따라 캐패시터의 구조는 누설전류가 작은 MIM 구조로의 변화가 요구되고 있다. 현재 MIM 구조의 캐패시터 하부전극으로는 귀금속물질이 사용되고 있다. 이러한, 하부전극은 CVD 방법에 의해 증착되는데, CVD를 이용한 하부전극의 형성공정시 주입되는 산소에 의해 하부전극의 아래층에 형성된 확산방지막이 산화되어 전기적 특성을 열화시키는 문제가 발생하게 된다. As the integration of DRAMs increases, higher dielectric constants and smaller leakage current characteristics are required, and therefore, the capacitor structure needs to be changed to a MIM structure with a small leakage current. Currently, precious metal materials are used as capacitor lower electrodes of the MIM structure. The lower electrode is deposited by a CVD method, and the diffusion barrier layer formed on the lower layer of the lower electrode is oxidized by oxygen injected during the formation of the lower electrode using CVD, thereby deteriorating electrical characteristics.
DRAM에서 캐패시터의 하부전극은 반도체 기판에 형성된 접합영역과 다결정 실리콘, 오믹콘택층 및 확산방지막으로 형성된 콘택플러그를 통하여 접촉된다. DRAM이 고집적화됨에 따라 Ta2O5, BST, ((Ba,Sr)TiO3), STO(SrTiO3 )등의 유전율이 높은 새로운 유전체물질이 사용되어야 하나 콘택플러그와의 반응을 통한 부피감소 및 플러그 산화에 의한 콘택저항의 증가가 문제시되고 있다. 이를 막기 위해 금속물질로 구성된 하부전극과 반도체 기판의 접합영역을 전기적으로 접속시키기 위한 콘택플러그의 최상단에는 Ti, Ta 및 W와 같은 다결정 또는 TiN, TaN 및 WN과 같은 질화막 또는 TiAlN, TiSiN, WSiN 및 TaSiN과 같은 삼원계 질화막으로 구성된 확산방지막이 형성된다. 그러나, 확산방지막 형성 후에 이루어지는 후속 열처리공정시, 주입되는 산소와 확산방지막에 함유된 물질들이 반응하여 소정의 산화물이 생성된다. 이런 산화물에 의해 캐패시터의 전기적특성이 열화되는 문제가 발생된다.In the DRAM, the lower electrode of the capacitor contacts the junction region formed on the semiconductor substrate through a contact plug formed of a polycrystalline silicon, an ohmic contact layer and a diffusion barrier. As DRAM is highly integrated, new dielectric materials with high dielectric constants such as Ta 2 O 5 , BST, ((Ba, Sr) TiO 3 ) and STO (SrTiO 3 ) should be used, but volume reduction and plugs through reaction with contact plugs An increase in contact resistance due to oxidation is a problem. To prevent this, at the top of the contact plug for electrically connecting the lower electrode made of a metal material and the junction region of the semiconductor substrate, a polycrystal such as Ti, Ta and W or a nitride film such as TiN, TaN and WN or TiAlN, TiSiN, WSiN and A diffusion barrier film formed of a ternary nitride film such as TaSiN is formed. However, in the subsequent heat treatment process after the formation of the diffusion barrier film, the injected oxygen and the materials contained in the diffusion barrier film react to produce a predetermined oxide. This oxide causes a problem that the electrical characteristics of the capacitor deteriorate.
특히, 캐패시터의 유전체막을 형성하기 위한 열처리공정시, 가해지는 고온과 산소에 의해 하부전극을 경유하여 산소가 확산방지막이 형성된 방향으로 확산하여 확산방지막을 산화시켜 확산방지막의 상부표면에 부도체의 산화막이 형성된다. 이 산화막에 의해 캐패시터의 하부전극과 반도체 기판에 형성된 접합영역간의 전기적인 콘택저항이 증가하게 되는 문제가 발생한다. In particular, during the heat treatment process for forming the dielectric film of the capacitor, oxygen diffuses through the lower electrode through the lower electrode by the high temperature and oxygen applied to oxidize the diffusion barrier to oxidize the diffusion barrier so that the oxide film of the non-conductor is formed on the upper surface of the diffusion barrier. Is formed. This oxide film causes a problem that the electrical contact resistance between the lower electrode of the capacitor and the junction region formed in the semiconductor substrate increases.
또한, 최근 하부전극 형성시 산소대신 환원성 가스를 사용하는 방법이 제시되고 있다. 이 방법에 따르면 산소 가스를 사용하여 발생하는 문제(예를 들면, 확산방지막의 산화)를 근본적으로 제거할 수 있다. 그러나, 캔캐이브형(cancave type) 구조의 캐패시터를 형성하기 위해 패턴층으로 사용되는 옥사이드가 하부전극을 형성시 사용되는 환원성 가스에 의해 환원되어 H2O등이 생성되어 막 특성이 저하되는 문제가 발생한다.In addition, recently, a method of using a reducing gas instead of oxygen in forming a lower electrode has been proposed. According to this method, it is possible to fundamentally eliminate a problem caused by using oxygen gas (for example, oxidation of the diffusion barrier). However, an oxide used as a pattern layer to form a capacitor of a cancave type structure is reduced by a reducing gas used to form a lower electrode, whereby H 2 O or the like is generated to deteriorate film characteristics. Occurs.
따라서, 본 발명의 목적은 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a capacitor of a semiconductor device for preventing the electrical properties of the contact plug formed under the capacitor from being oxidized during a predetermined heat treatment process for forming the capacitor. have.
본 발명의 또 다른 목적은 소정의 반도체 기판 상부에 캐패시터의 하부전극을 형성하기 전에 하부전극과 접촉되는 확산방지막과 패턴층을 모두 질화막으로 형성함과 아울러 소정의 환원성 기체를 사용하여 하부전극을 형성함으로써, 하부전극 증착공정시 증기압이 높은 중성물질이 생성되어 하부전극내부에 포함되지 않고 진공배기에 의해 반응기에서 쉽게 제거됨으로 탄소, 수소 및 산소와 같은 불순물이 거의 없는 높은 순도의 하부전극을 형성할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. It is still another object of the present invention to form both of the diffusion barrier layer and the pattern layer in contact with the lower electrode before forming the lower electrode of the capacitor on the predetermined semiconductor substrate as a nitride film and to form the lower electrode using a predetermined reducing gas. Thus, a neutral material having a high vapor pressure is generated during the lower electrode deposition process and is not included in the lower electrode, and is easily removed from the reactor by vacuum exhaust, thereby forming a high purity lower electrode having almost no impurities such as carbon, hydrogen, and oxygen. The present invention provides a method for manufacturing a capacitor of a semiconductor device.
본 발명은 소정의 구조가 형성된 반도체 기판 상부에 층간절연막을 형성한 후, 상기 층간절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 매립하도록 콘택플러그를 형성하는 단계와; 상기 콘택플러그가 노출되도록 질화물질로 패턴층을 형성하는 단계와; 상기 패턴층의 안쪽면에 소정의 소스가스와 환원작용을 하는 반응가스를 이용하여 하부전극을 형성하는 단계와; 상기 하부전극 상부를 포함한 전체 구조 상부에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of forming a contact hole exposing a predetermined region of a semiconductor substrate by forming an interlayer insulating layer on a semiconductor substrate having a predetermined structure, and then etching a predetermined region of the interlayer insulating layer; Forming a contact plug to fill the contact hole; Forming a pattern layer of a nitride material to expose the contact plug; Forming a lower electrode on the inner surface of the pattern layer by using a reaction gas that reacts with a predetermined source gas; And sequentially forming a dielectric film and an upper electrode on the entire structure including the lower electrode.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다. 1 (a) to 1 (d) are cross-sectional views of a semiconductor device for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1(a)를 참조하면, 우선 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연막(4)이 형성된다.Referring to FIG. 1A, an interlayer insulating film 4 is first formed on a semiconductor substrate 1 on which a predetermined structure for manufacturing a semiconductor device is formed.
층간절연막(4)은 옥사이드막(2)과 금속질화막(3)이 순차적으로 증착된 적층구조로 형성된다. The interlayer insulating film 4 is formed in a stacked structure in which the oxide film 2 and the metal nitride film 3 are sequentially deposited.
금속질화막(3)은 스퍼터링(sputtering)에 의해 10∼500Å 정도의 두께로 직접 증착되거나, CVD 또는 ALD에 의해 AlR3, BR3 및 GaR3중 어느 하나의 가스와 NR3의 소스가스에 의해 10∼500Å 정도의 두께로 증착된다. 여기서, AlR3, BR3, GaR3 NR3의 R은 H, C1∼C10 알킬(alkyl), C2∼C10 알케닐(alkenyl), C1∼C8 알콕시(alkoxy), C6∼C12아릴(aryl),β-디케토네이트(diketonates),시클로펜탈디에닐(cyclopentadienyl) 및 C1∼C8 알킬시클로펜타디에닐(alkycyclopentadienyl)중 어느 하나와 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.The metal nitride film 3 is directly deposited to a thickness of about 10 to 500 kPa by sputtering, or by a source gas of NR 3 or any one of AlR 3 , BR 3 and GaR 3 by CVD or ALD. It is deposited to a thickness of about 500 kPa. Wherein R in AlR 3 , BR 3 , GaR 3 NR 3 is H, C 1 -C 10 alkyl, C 2 -C 10 alkenyl, C 1 -C 8 alkoxy, C 6 A predetermined ratio of any one of -C 12 aryl, β-diketonates, cyclopentadienyl, cyclopentadienyl, and C 1 -C 8 alkylcyclopentadienyl and halogen; It is set to any one of the derivatives mixed with.
이후, 소정의 식각공정에 의해 반도체 기판(1)의 소정 부분이 노출되도록 금속질화막(3)과 옥사이드막(2)이 식각되어 콘택홀이 형성됨과 아울러 콘택홀을 메우도록 콘택플러그(8)가 형성된다. Thereafter, the metal nitride film 3 and the oxide film 2 are etched to expose a predetermined portion of the semiconductor substrate 1 by a predetermined etching process, thereby forming contact holes and contact plugs 8 to fill the contact holes. Is formed.
콘택플러그(8)은 다결정실리콘(5), 오믹콘택층(6) 및 확산방지막(7)이 순차적으로 형성된 적층구조로 형성된다. The contact plug 8 is formed in a stacked structure in which the polycrystalline silicon 5, the ohmic contact layer 6, and the diffusion barrier film 7 are sequentially formed.
다결정실리콘(5)은 화학기상증착법에 의해 증착된 후, 패터닝되어 콘택홀의 최상단으로부터 소정의 깊이로 형성된다. The polysilicon 5 is deposited by chemical vapor deposition, and then patterned to form a predetermined depth from the top of the contact hole.
오믹콘택층(6)은 다결정실리콘(5)을 포함한 전체 구조 상부에 Ti가 증착된 후, 급속 열처리되어 형성된다. 즉, 급속열처리에 의해 다결정실리콘(5)과 Ti가 반응하여 TiSix의 오믹콘택층(6)이 형성된다. The ohmic contact layer 6 is formed by depositing Ti on the entire structure including the polysilicon 5 and then rapidly thermally treating it. That is, the polysilicon 5 and Ti react with the rapid thermal treatment to form an ohmic contact layer 6 of TiSix.
확산방지막(7)은 오믹콘택층(6)을 포함한 전체 구조 상부에 TiCl4 및 NH3가스가 소정 비율로 혼합된 분위기에서 TiN이 증착된 후, CMP공정에 의해 패터닝되어 콘택홀이 매립되도록 형성된다.The diffusion barrier 7 is formed of TiCl 4 on the entire structure including the ohmic contact layer 6. And TiN is deposited in an atmosphere in which NH 3 gas is mixed at a predetermined ratio, and then patterned by CMP to form contact holes.
도 1(b)를 참조하면, 콘택플러그(8)를 포함한 전체 구조 상부에 콘택플러그(8)가 노출되도록 패터닝되어 패턴층(11)이 형성된다. Referring to FIG. 1B, the pattern layer 11 is formed by patterning the contact plug 8 to be exposed on the entire structure including the contact plug 8.
패턴층(11)은 SiNx(9)와 금속질화막(10)이 순차적으로 형성된 적층구조로 형성된다. The pattern layer 11 is formed in a stacked structure in which SiNx 9 and the metal nitride film 10 are sequentially formed.
금속질화막(10)은 스퍼터링(sputtering)에 의해 50∼500Å 정도의 두께로 직접 증착되거나, CVD 또는 ALD에 의해 AlR3, BR3 및 GaR3중 어느 하나의 가스와 NR3의 소스가스에 의해 10∼500Å 정도의 두께로 증착된다. 여기서, AlR3, BR3, GaR3 및 NR3의 R은 H, C1∼C10 알킬(alkyl), C2∼C10 알케닐(alkenyl), C1∼C8 알콕시(alkoxy), C6 ∼C12아릴(aryl),β-디케토네이트(diketonates),시클로펜탈디에닐(cyclopentadienyl)및C1∼C8알킬시클로펜타디에닐(alkycyclopentadienyl)중 어느 하나와 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.The metal nitride film 10 is directly deposited to a thickness of about 50 to 500 kPa by sputtering, or by a source gas of NR 3 and any one of AlR 3 , BR 3, and GaR 3 by CVD or ALD. It is deposited to a thickness of about 500 kPa. Wherein R in AlR 3 , BR 3 , GaR 3 and NR 3 is H, C 1 -C 10 alkyl, C 2 -C 10 alkenyl, C 1 -C 8 alkoxy, C Any one of 6 to C 12 aryl, β-diketonates, cyclopentadienyl, and C 1 to C 8 alkylcyclopentadienyl and halogen are selected. One of the derivatives mixed in proportion.
도 1(c)를 참조하면, 이후, 패턴층(11)을 포함한 전체 구조 상부에 소정의 소스가스와 환원작용을 하는 반응가스가 주입된 CVD 또는 ALD에 의해 100∼500Å의 두께로 Ru가 증착된 후, 패턴층(11)의 안쪽면에만 형성되도록 패터닝되어 하부전극(12)이 형성된다. Referring to FIG. 1 (c), Ru is deposited to a thickness of 100 to 500 Pa by CVD or ALD in which a reaction gas for reducing a predetermined source gas and a reaction gas is injected into the entire structure including the pattern layer 11. After that, the lower electrode 12 is formed by being patterned to be formed only on the inner surface of the pattern layer 11.
여기서, 하부전극(12)을 형성하기 위한 소스가스로는 RuX2 또는 RuX3가스가 사용되고, 반응가스로는 H2, NH3, NH2R, NHR2, NR3, 히드라진(hydrazine), C1∼C10 알킬히드라진(alkylhydrazine) 및 C1∼C10 디알킬히드라진(dialkylhydrazine)중 어느 하나 또는 이들의 혼합가스가 사용됨과 아울러 R은 H, C1∼C10 알킬(alkyl), C2 ∼C10 알케닐(alkenyl), C1∼C8 알콜시(alkoxy) 및 C6∼C12 아릴(aryl)에 소정의 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.,Here, RuX 2 or RuX 3 gas is used as the source gas for forming the lower electrode 12, and H 2 , NH 3 , NH 2 R, NHR 2 , NR 3 , hydrazine, C 1- One of C 10 alkylhydrazine and C 1 -C 10 dialkylhydrazine or a mixture thereof is used, and R is H, C 1 -C 10 alkyl, C 2 -C 10 Alkenyl, C 1 -C 8 alcoholoxy and C 6 -C 12 aryl is set to any one of a derivative in which a predetermined halogen is mixed in a predetermined ratio.
또한, RuX2 및 RuX3가스의 X는 H, C1∼C10 알킬(alkyl), C2 ∼C10 알케닐(alkenyl), C1∼C8 알콜시(alkoxy) 및 C6∼C12 아릴(aryl), β-디케토네이트(diketonates), 시클로펜탈디에닐(cyclopentadienyl) 및 C1∼C8 알킬시클로펜타디에닐(alkycyclopentadienyl)중 어느 하나와 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.In addition, X in RuX 2 and RuX 3 gas is H, C 1 -C 10 alkyl, C 2 -C 10 alkenyl, C 1 -C 8 alcoholic and C 6 -C 12 A mixture of any one of aryl, β-diketonates, cyclopentadienyl, and C 1 -C 8 alkylcyclopentadienyl and halogen in a predetermined ratio One of the derivatives.
도 1(d)를 참조하면, 이후, 하부전극(12)을 포함한 전체 구조 상부는 소정의 소스가스와 반응가스가 주입된 CVD 또는 ALD에 의해 100∼500Å의 두께로 BST가 증착된 후, 후속열처리되어 유전체막(13)이 형성된다. Referring to FIG. 1 (d), after the upper part of the entire structure including the lower electrode 12 is deposited BST to a thickness of 100 to 500 μm by CVD or ALD in which a predetermined source gas and a reaction gas are injected, and then, The heat treatment is performed to form the dielectric film 13.
여기서, 유전체막(13)을 형성하기 위한 소스가스로는 BaX2, SrX2 및 TiX4중 어느 하나가 사용되고, 반응가스로는 O2, N2O, H2O, H2O2 , ROH, RCOOH, C2∼C10 디올(diol)중 어느 하나 또는 이들의 혼합가스가 사용됨과 아울러 R은 H, C1∼C10 알킬(alkyl), C2∼C10 알케닐(alkenyl), C1∼C8 알콜시(alkoxy) 및 C6∼C12 아릴(aryl)에 소정의 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.Here, any one of BaX 2 , SrX 2 and TiX 4 is used as the source gas for forming the dielectric film 13, and as the reaction gas, O 2 , N 2 O, H 2 O, H 2 O 2 , ROH, RCOOH And any one of C 2 to C 10 diols or a mixed gas thereof is used, and R is H, C 1 to C 10 alkyl, C 2 to C 10 alkenyl, C 1 to It is set as one of derivatives in which a predetermined halogen is mixed in C 8 alcoholoxy and C 6 -C 12 aryl in a predetermined ratio.
또한, BaX2, SrX2 및 TiX4가스의 X는 H, C1∼C10 알킬(alkyl), C2∼C10 알케닐(alkenyl), C1∼C8 알콜시(alkoxy) 및 C6∼C12 아릴(aryl), β-디케토네이트(diketonates), 시클로펜탈디에닐(cyclopentadienyl) 및 C1∼C8 알킬시클로펜타디에닐(alkycyclopentadienyl)중 어느 하나와 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.In addition, X in BaX 2 , SrX 2 and TiX 4 gas is H, C 1 -C 10 alkyl, C 2 -C 10 alkenyl, C 1 -C 8 alcoholic and C 6 A predetermined ratio of any one of -C 12 aryl, β-diketonates, cyclopentadienyl, and C 1 -C 8 alkylcyclopentadienyl and halogen; It is set to any one of the derivatives mixed with.
이후, 유전체막(13)을 포함한 전체 구조 상부에 소정의 소스가스와 반응가스가 주입된 CVD에 의해 100∼2000Å의 두께로 Ru가 증착된 후, 패터닝되어 상부전극(14)이 형성된다. Thereafter, Ru is deposited to a thickness of 100 to 2000 microseconds by CVD in which a predetermined source gas and a reaction gas are injected over the entire structure including the dielectric film 13, and then patterned to form the upper electrode 14.
여기서, 상부전극(14)을 형성하기 위한 소스가스로는 RuX2 또는 RuX3가스가 사용되고, 반응가스로는 O2, N2O, H2O, H2O2, ROH, RCOOH, C2∼C10 디올(diol), H2, NH3, NH2R, NHR2, NR3, 히드라진(hydrazine), C1∼C 10 알킬히드라진(alkylhydrazine) 및 C1∼C10 디알킬히드라진(dialkylhydrazine)중 어느 하나 또는 이들의 혼합가스가 사용됨과 아울러 R은 H, C1∼C10 알킬(alkyl), C2∼C10 알케닐(alkenyl), C1∼C8 알콕시(alkoxy) 및 C6∼C12 아릴(aryl)에 소정의 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.,Here, the source gas for forming the upper electrode 14 is RuX 2 or RuX 3 gas is used, and the reaction gas is O 2 , N 2 O, H 2 O, H 2 O 2 , ROH, RCOOH, C 2 ~ C 10 diol, H 2 , NH 3 , NH 2 R, NHR 2 , NR 3 , hydrazine, C 1 -C 10 alkylhydrazine and C 1 -C 10 dialkylhydrazine, or a mixture thereof, and R is H, C 1 Predetermined halogens in a predetermined ratio of C 10 alkyl, C 2 -C 10 alkenyl, C 1 -C 8 alkoxy and C 6 -C 12 aryl Is set to any one of the mixed derivatives,
또한, RuX2 또는 RuX3가스의 X는 H, C1∼C10 알킬(alkyl), C 2∼C10 알케닐(alkenyl),C1∼C8알콕시(alkoxy)및C6∼C12아릴(aryl),β-디케토네이트(diketonates),시클로펜탈디에닐(cyclopentadienyl)및C1∼C8알킬시클로펜타디에닐(alkycyclopentadienyl)중 어느 하나와 할로겐(halogen)이 소정의 비율로 혼합된 유도체중 어느 하나로 설정된다.In addition, X in RuX 2 or RuX 3 gas is H, C 1 -C 10 alkyl, C 2 -C 10 alkenyl, C 1 -C 8 alkoxy and C 6 -C 12 aryl (aryl), β-diketonates, cyclopentadienyl, cyclopentadienyl and any one of C 1 to C 8 alkylcyclopentadienyl (alkycyclopentadienyl) derivatives in which a halogen is mixed in a predetermined ratio It is set to either.
전술한 바와 같이, 본 발명은 소정의 반도체 기판 상부에 캐패시터의 하부전극을 형성하기 전에 하부전극과 접촉되는 확산방지막과 패턴층을 모두 질화물로 형성함과 아울러 소정의 소스가스와 환원작용을 하기 위한 반응가스를 사용하여 하부전극을 형성한다. As described above, according to the present invention, both the diffusion barrier layer and the pattern layer contacting the lower electrode are formed of nitride before the lower electrode of the capacitor is formed on the predetermined semiconductor substrate, and the reduction of the predetermined source gas is performed. The lower electrode is formed using the reaction gas.
상술한 바와 같이, 본 발명은 소정의 반도체 기판 상부에 캐패시터의 하부전극을 형성하기 전에 하부전극과 접촉되는 확산방지막과 패턴층을 모두 질화막으로 형성함과 아울러 소정의 소스가스와 환원작용을 하기 위한 반응가스를 사용하여 하부전극을 형성함으로써, 하부전극 증착공정시 증기압이 높은 중성물질이 생성되어 하부전극내부에 포함되지 않고 진공배기에 의해 반응기에서 쉽게 제거됨으로 탄소, 수소 및 산소와 같은 불순물이 거의 없는 높은 순도의 하부전극을 형성할 수 있다. As described above, according to the present invention, before forming the lower electrode of the capacitor on the predetermined semiconductor substrate, both the diffusion barrier layer and the pattern layer contacting the lower electrode are formed of a nitride layer and the reduction of the predetermined source gas is performed. By forming the lower electrode using the reaction gas, a neutral material having a high vapor pressure is generated during the lower electrode deposition process, and is not included in the lower electrode, and is easily removed from the reactor by vacuum exhaust, so that impurities such as carbon, hydrogen, and oxygen are almost eliminated. High purity lower electrode can be formed.
특히, 산소가 포함되지 않은 하부전극을 형성함으로 인해, 하부전극 하부에 형성되는 확산방지막이 산화되는 것을 방지할 수 있다. In particular, by forming the lower electrode that does not contain oxygen, it is possible to prevent the diffusion barrier film formed under the lower electrode to be oxidized.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 반도체 기판 2 : 옥사이드막 1: semiconductor substrate 2: oxide film
3, 10 : 금속질화막 4 : 층간절연막 3, 10: metal nitride film 4: interlayer insulating film
5 : 다결정실리콘 6 : 오믹콘택층 5: polycrystalline silicon 6: ohmic contact layer
7 : 확산방지막 8 : 콘택플러그 7: diffusion barrier 8: contact plug
9 : SiNx 11 : 패턴층 9: SiNx 11: pattern layer
12 : 하부전극 13 : 유전체막 12 lower electrode 13 dielectric film
14 : 상부전극 14: upper electrode
Claims (20)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0084667A KR100501636B1 (en) | 2000-12-28 | 2000-12-28 | Method of manufacturing a capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0084667A KR100501636B1 (en) | 2000-12-28 | 2000-12-28 | Method of manufacturing a capacitor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020055252A KR20020055252A (en) | 2002-07-08 |
| KR100501636B1 true KR100501636B1 (en) | 2005-07-18 |
Family
ID=27688010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0084667A KR100501636B1 (en) | 2000-12-28 | 2000-12-28 | Method of manufacturing a capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100501636B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406534B1 (en) * | 2001-05-03 | 2003-11-20 | 주식회사 하이닉스반도체 | Method for fabricating ruthenium thin film |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219501A (en) * | 1995-12-08 | 1997-08-19 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPH10261772A (en) * | 1997-01-14 | 1998-09-29 | Mitsubishi Electric Corp | Semiconductor storage device and its manufacture |
| KR0155918B1 (en) * | 1995-11-03 | 1998-12-01 | 김광호 | Capacitor forming method of apparatus semiconductor use of a selective tungsten nitride thin film |
| KR0165356B1 (en) * | 1995-12-14 | 1998-12-15 | 김광호 | Process of fabricating selective tungsten nitride thin film and capacitor using it |
-
2000
- 2000-12-28 KR KR10-2000-0084667A patent/KR100501636B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155918B1 (en) * | 1995-11-03 | 1998-12-01 | 김광호 | Capacitor forming method of apparatus semiconductor use of a selective tungsten nitride thin film |
| JPH09219501A (en) * | 1995-12-08 | 1997-08-19 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| KR0165356B1 (en) * | 1995-12-14 | 1998-12-15 | 김광호 | Process of fabricating selective tungsten nitride thin film and capacitor using it |
| JPH10261772A (en) * | 1997-01-14 | 1998-09-29 | Mitsubishi Electric Corp | Semiconductor storage device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020055252A (en) | 2002-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6140671A (en) | Semiconductor memory device having capacitive storage therefor | |
| KR100501636B1 (en) | Method of manufacturing a capacitor in semiconductor device | |
| KR100376268B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100318453B1 (en) | METHOD FOR FORMING CAPACITOR HAVING BOTTOM ELECTRODE FORMED BY Ir/Pt DOUBLE LAYER | |
| US6306666B1 (en) | Method for fabricating ferroelectric memory device | |
| KR100673203B1 (en) | Method of manufacturing a capacitor in semiconductor device | |
| KR100356466B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100503961B1 (en) | Method of manufacturing a capacitor | |
| KR100685636B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100729905B1 (en) | Method of manufacturing a capacitor in semiconductor device | |
| KR100549336B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100387262B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR20010027082A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100376257B1 (en) | Method of manufacturing a capacitor in semiconductor device | |
| KR20070000776A (en) | Method for forming a capacitor in semiconductor device | |
| KR100646922B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR20020001373A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100597598B1 (en) | A method for forming high-dielectric capacitor in semiconductor device | |
| KR100685637B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR20010003252A (en) | Fabricating method for capacitor of semiconductor device | |
| KR100322839B1 (en) | Method of fabricating capacitor of semiconductor device | |
| KR20020051108A (en) | A method for forming capacitor using polysilicon plug structure in semiconductor device | |
| KR20030002129A (en) | Method for fabricating capacitor | |
| KR100580747B1 (en) | Method of manufacturing a high dielectric capacitor | |
| KR100384848B1 (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |