JPH04249358A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH04249358A
JPH04249358A JP3038089A JP3808991A JPH04249358A JP H04249358 A JPH04249358 A JP H04249358A JP 3038089 A JP3038089 A JP 3038089A JP 3808991 A JP3808991 A JP 3808991A JP H04249358 A JPH04249358 A JP H04249358A
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JP
Japan
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film
polycrystalline silicon
forming
melting point
oxide film
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JP3038089A
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Japanese (ja)
Inventor
Kazuyoshi Maekawa
和義 前川
Yoshio Hayashide
吉生 林出
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH04249358A publication Critical patent/JPH04249358A/en
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Abstract

PURPOSE:To provide a semiconductor device whose capacitor dielectric film is practically thin by a method wherein oxidation of a foundation film for forming a metal oxide film which is the capacitor dielectric film having a high specific inductive capacity is suppressed. CONSTITUTION:A process in which a titanium film 64 is formed on a polycrystalline silicon film 15 which is a lower electrode, a process in which a tantalum pentaoxide film is formed on the titanium film 64 and a process in which a natural oxide film 34 which is naturally formed on the polycrystalline silicon film 15 surface by heat or oxidizing agent contained in the titanium film 64 forming process, the tantalum pentaoxide film forming process or a wafer treatment process after them is reduced by the titanium film 64 and the titanium film 64 itself is oxidized and a titanium oxide film 65 is formed between the polycrystalline silicon film 15 and the tantalum pentaoxide film 24 are provided for forming a capacitor dielectric film.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に、キャパシタを備えた半導体記憶装
置において、キャパシタの静電容量を大きくできる構造
ならびにその構造を得るための製造方法に関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a structure that can increase the capacitance of a capacitor in a semiconductor memory device equipped with a capacitor, and a method for manufacturing the same. be.

【0002】0002

【従来の技術】半導体記憶装置にはMOSFETとキャ
パシタの直列回路でその記憶素子が構成されるものがあ
る。以下、この種の半導体記憶装置を記憶保持動作の必
要なメモリ、略してダイナミックランダムアクセスメモ
リ(Dynamic Random Access M
emory)と呼ぶ。
2. Description of the Related Art Some semiconductor memory devices have a memory element composed of a series circuit of a MOSFET and a capacitor. Hereinafter, this type of semiconductor memory device will be referred to as a memory that requires a memory retention operation, abbreviated as a dynamic random access memory (Dynamic Random Access Memory).
It is called ``emory''.

【0003】図2に従来からよく用いられてきたダイナ
ミックランダムアクセスメモリの構造の一例を示す。こ
の図ではP型シリコン基板1上に第1の多結晶シリコン
膜5、その下に設けられた第1のゲート誘電体膜4、上
記シリコン基板1上に形成されたN+ 拡散層3,13
でMOSFETを形成している。さらにこのMOSFE
TのN+ 拡散層3とこの上に設けられた第2のゲート
誘電体膜14とこの上に形成された第2の多結晶シリコ
ン膜15でキャパシタが形成される。
FIG. 2 shows an example of the structure of a dynamic random access memory that has been commonly used in the past. In this figure, a first polycrystalline silicon film 5 is formed on a P-type silicon substrate 1, a first gate dielectric film 4 is provided below the first polycrystalline silicon film 5, and N+ diffusion layers 3 and 13 are formed on the silicon substrate 1.
This forms a MOSFET. Furthermore, this MOSFE
A capacitor is formed by the N+ diffusion layer 3 of T, the second gate dielectric film 14 provided thereon, and the second polycrystalline silicon film 15 formed thereon.

【0004】近年、半導体装置の高集積化にともない、
この種のダイナミックランダムアクセスメモリにおいて
も個々の素子を微細化していく必要に迫られている。図
2に示すような構造の半導体装置において、キャパシタ
の部分を微細化し、かつその静電容量を確保するために
は第2のゲート誘電体膜14を薄くしなければならない
が、例えば1Mビットの集積度を持つダイナミックラン
ダムアクセスメモリにおいて、この第2のゲート誘電体
膜14はシリコン基板1を酸素または水蒸気雰囲気中に
おいて、800℃から1000℃程度の温度で熱酸化す
ることで得られ、その膜厚は10nm程度であり、集積
度がさらに上がった場合にはこれに伴うシリコン酸化膜
の薄膜化は困難である。
In recent years, with the increasing integration of semiconductor devices,
Even in this type of dynamic random access memory, there is a need to miniaturize individual elements. In the semiconductor device having the structure shown in FIG. 2, the second gate dielectric film 14 must be made thinner in order to miniaturize the capacitor part and ensure its capacitance. In a highly integrated dynamic random access memory, the second gate dielectric film 14 is obtained by thermally oxidizing the silicon substrate 1 at a temperature of about 800°C to 1000°C in an oxygen or water vapor atmosphere. The thickness is about 10 nm, and if the degree of integration increases further, it will be difficult to reduce the thickness of the silicon oxide film.

【0005】そこで、キャパシタの面積を大きくとるた
めに、図2に示すようにN型拡散層13と第2の多結晶
シリコン膜15を電極としてキャパシタを構成するので
はなく、図3にその例を示すように第2の多結晶シリコ
ン膜15と第3の多結晶シリコン膜25を電極としてM
OSFETの上にもキャパシタを構成する方法が提案さ
れている。
Therefore, in order to increase the area of the capacitor, instead of constructing the capacitor using the N-type diffusion layer 13 and the second polycrystalline silicon film 15 as electrodes as shown in FIG. 2, an example of this is shown in FIG. As shown in FIG.
A method of configuring a capacitor on top of an OSFET has also been proposed.

【0006】図3ではP型シリコン基板1上に第1の多
結晶シリコン膜5、その下に設けられた第1のゲート誘
電体膜4、上記シリコン基板1上に形成されたN型拡散
層3,13でMOSFETを形成している。このMOS
FET上には第1の層間絶縁膜6が設けられ、この上に
第2の多結晶シリコン膜15と第3の多結晶シリコン膜
25ならびにその間に挟まれた第2のゲート誘電体膜1
4でキャパシタが構成され、上記N型拡散層13を通じ
て上記MOSFETに接続されている。
FIG. 3 shows a first polycrystalline silicon film 5 on a P-type silicon substrate 1, a first gate dielectric film 4 provided below it, and an N-type diffusion layer formed on the silicon substrate 1. 3 and 13 form a MOSFET. This MOS
A first interlayer insulating film 6 is provided on the FET, and a second polycrystalline silicon film 15, a third polycrystalline silicon film 25, and a second gate dielectric film 1 sandwiched therebetween are provided on the first interlayer insulating film 6.
4 constitutes a capacitor, which is connected to the MOSFET through the N-type diffusion layer 13.

【0007】ここで第2の絶縁体膜は減圧気相成長法な
どを用いて形成されたシリコン窒化膜を熱酸化して得ら
れる酸化膜窒化膜構造が用いられている。上記キャパシ
タ上に第2の層間絶縁膜16を介して、タングステンシ
リサイドなどを材質とする第1の導電層7が設けられ、
この第1の導電層7は上記MOSFETのN型拡散層3
にコンタクトホール18で接続されている。この第1の
導電層7の上には第3の層間絶縁膜26を介して、アル
ミシリコン合金などからなる第2の導電層17が設けら
れている。
[0007] Here, the second insulator film has an oxide film/nitride film structure obtained by thermally oxidizing a silicon nitride film formed using a low pressure vapor phase growth method or the like. A first conductive layer 7 made of tungsten silicide or the like is provided on the capacitor via a second interlayer insulating film 16,
This first conductive layer 7 is the N-type diffusion layer 3 of the MOSFET.
is connected to through a contact hole 18. A second conductive layer 17 made of an aluminum silicon alloy or the like is provided on the first conductive layer 7 with a third interlayer insulating film 26 interposed therebetween.

【0008】この構造を用いると半導体基板上に占める
キャパシタの面積が節減できるので、図2に示すシリコ
ン基板上にキャパシタを設ける形の半導体記憶装置より
集積度の高い半導体記憶装置を製造することができる。
By using this structure, the area occupied by the capacitor on the semiconductor substrate can be reduced, so it is possible to manufacture a semiconductor memory device with a higher degree of integration than the semiconductor memory device in which the capacitor is provided on the silicon substrate as shown in FIG. can.

【0009】しかしながら、16Mbit/ チップ以
上の集積度を得る場合には図3に示す構造を用いてもキ
ャパシタに十分な静電容量が得られない。キャパシタの
静電容量を増やすためにはその電極面積を広くすること
以外に電極の間に入れられる誘電体膜を薄くしたり、ま
たこの誘電体膜の材質としてより誘電率の高い物を用い
る方法がある。
However, when obtaining a degree of integration of 16 Mbit/chip or higher, even if the structure shown in FIG. 3 is used, sufficient capacitance cannot be obtained in the capacitor. In order to increase the capacitance of a capacitor, in addition to increasing the area of the electrodes, there are also ways to make the dielectric film inserted between the electrodes thinner, or to use a material with a higher dielectric constant as the material for this dielectric film. There is.

【0010】従来、誘電体膜として用いられていた酸化
膜と窒化膜からなる誘電体膜はその膜厚が酸化膜換算で
6nm程度までしか薄膜化できないことが知られている
。 これに対し、誘電率が窒化膜の9に対して10から20
と高い五酸化タンタル(Ta2 O5 )を用いること
で静電容量を大きくすることができる。この五酸化タン
タルは金属タンタルをスパッタ法などで電極上に被着し
、後にこれを500℃程度の低温で酸化する方法、酸素
中でタンタルをスパッタするリアクティブスパッタ法を
用いて被着する方法、五塩化タンタル等のタンタル化合
物と酸素等の酸化性ガスを反応させる気相成長法を用い
て形成する方法等がある。
It is known that a dielectric film made of an oxide film and a nitride film, which has been conventionally used as a dielectric film, can be reduced in thickness to only about 6 nm in terms of oxide film. On the other hand, the dielectric constant is 10 to 20 compared to 9 for the nitride film.
The capacitance can be increased by using tantalum pentoxide (Ta2O5), which has a high This tantalum pentoxide can be deposited by depositing metal tantalum on the electrode by sputtering or the like, and then oxidizing it at a low temperature of about 500°C, or by reactive sputtering, which sputters tantalum in oxygen. , a method of forming using a vapor phase growth method in which a tantalum compound such as tantalum pentachloride and an oxidizing gas such as oxygen are reacted.

【0011】以下、これらの手法のうちその膜質,段差
被覆性に優れた気相成長法について説明する。図4に気
相成長法で用いられる減圧気相成長装置の一例を示す。 半導体ウェハ107は通常石英ガラス又は炭化硅素から
なるボート106に載せられ同様の材質からなる反応管
108の中に置かれ、反応管108は同様の材質からな
る圧力容器102の中に置かれる。圧力容器102の下
にはフランジ103があり、一本又は複数の原料ガス導
入管104と真空排気装置105がバルブ125を備え
た排気配管115を介して接続されている。圧力容器1
02の外側にはヒータ101が置かれ、反応管108内
を加熱できるようになっている。ボート106はボート
保持具110を用いて反応管108へ出し入れされる。 五酸化タンタル膜の原料121は通常常温では液体で供
給されるため原料タンク120内に貯蔵され、原料タン
ク120は保温ヒータ111により50℃から300℃
程度の温度に保たれている。キャリアガス供給管114
から窒素ガスなどのキャリアガスが原料ガスタンクに供
給されると原料ガス導入管104には一定濃度の原料ガ
スを含んだキャリアガスが流れる。
Of these methods, the vapor phase growth method, which is superior in film quality and step coverage, will be described below. FIG. 4 shows an example of a reduced pressure vapor phase growth apparatus used in the vapor phase growth method. Semiconductor wafer 107 is placed on a boat 106, usually made of quartz glass or silicon carbide, and placed in a reaction tube 108 made of a similar material, and reaction tube 108 is placed in a pressure vessel 102 made of a similar material. A flange 103 is provided below the pressure vessel 102 , and one or more source gas introduction pipes 104 and a vacuum exhaust device 105 are connected via an exhaust pipe 115 equipped with a valve 125 . pressure vessel 1
A heater 101 is placed outside of the reaction tube 108 to heat the inside of the reaction tube 108. The boat 106 is moved in and out of the reaction tube 108 using a boat holder 110. The raw material 121 for the tantalum pentoxide film is usually supplied as a liquid at room temperature, so it is stored in the raw material tank 120, and the raw material tank 120 is heated to a temperature of 50 to 300 °C by a heat-retaining heater 111.
It is maintained at a certain temperature. Carrier gas supply pipe 114
When a carrier gas such as nitrogen gas is supplied to the raw material gas tank, the carrier gas containing the raw material gas at a constant concentration flows into the raw material gas introduction pipe 104.

【0012】次に、この減圧気相成長装置を用いて五酸
化タンタル膜を形成する方法について説明する。まずウ
ェハ107はフランジ103から炉内に挿入される。炉
内に挿入されたウェハ107はその温度が安定するまで
窒素ガスなど不活性ガスを流しながら通常10Torr
以下の減圧状態で保持された後、原料ガスタンク120
に蓄えられた例えば五塩化タンタルがフランジ103に
設けられた原料ガス導入管104から圧力容器102内
に導入される。同時に酸化剤として酸素などが原料ガス
供給管124から反応管108内に供給される。所望の
膜厚を得られるだけの時間、上記原料ガスを反応管10
8内に流し、ウェハ107上に五酸化タンタル膜を形成
する。
Next, a method for forming a tantalum pentoxide film using this reduced pressure vapor phase growth apparatus will be explained. First, the wafer 107 is inserted into the furnace from the flange 103. The wafer 107 inserted into the furnace is heated at normally 10 Torr while flowing an inert gas such as nitrogen gas until its temperature stabilizes.
After being maintained in the following reduced pressure state, the raw material gas tank 120
For example, tantalum pentachloride stored in the flange 103 is introduced into the pressure vessel 102 from a raw material gas introduction pipe 104 provided on the flange 103. At the same time, oxygen or the like is supplied as an oxidizing agent from the source gas supply pipe 124 into the reaction tube 108 . The raw material gas is fed into the reaction tube 10 for a time long enough to obtain the desired film thickness.
8 to form a tantalum pentoxide film on the wafer 107.

【0013】以下、図5,図6及び図7を用いて五酸化
タンタル膜をキャパシタ誘電体膜として利用した半導体
記憶装置の製造方法について説明する。まず図5(a)
 に示すように、P型シリコン基板1上にまず素子分離
の酸化膜2を形成する。そして図5(b) に示すよう
に第1のゲート誘電体膜(絶縁膜)4を形成し、その上
に減圧気相成長法により第1の多結晶シリコン膜5を形
成する。 さらにこの第1の多結晶シリコン膜5を整形し、この上
からイオン注入法などで自己整合的にN型拡散層3,1
3を形成する。その後、第1の多結晶シリコン膜5、N
型拡散層3,13と第1のゲート誘電体膜4からなるM
OSFETの上から第1の層間絶縁膜6を形成する。さ
らにこの第1の層間絶縁膜6上にフォトリソグラフィー
により開口部を定義し、反応性イオンエッチング法など
により開口部8を設ける(図5(c) )。
A method of manufacturing a semiconductor memory device using a tantalum pentoxide film as a capacitor dielectric film will be described below with reference to FIGS. 5, 6, and 7. First, Figure 5(a)
As shown in FIG. 2, an oxide film 2 for element isolation is first formed on a P-type silicon substrate 1. Then, as shown in FIG. 5(b), a first gate dielectric film (insulating film) 4 is formed, and a first polycrystalline silicon film 5 is formed thereon by low pressure vapor phase epitaxy. Furthermore, this first polycrystalline silicon film 5 is shaped, and N-type diffusion layers 3, 1 are formed on it in a self-aligned manner by ion implantation or the like.
form 3. After that, the first polycrystalline silicon film 5, N
M consisting of type diffusion layers 3 and 13 and first gate dielectric film 4
A first interlayer insulating film 6 is formed over the OSFET. Further, an opening is defined on this first interlayer insulating film 6 by photolithography, and an opening 8 is provided by reactive ion etching or the like (FIG. 5(c)).

【0014】次に、図5(d) に示すように、この第
1の層間絶縁膜6の上に減圧気相成長法により第2の多
結晶シリコン膜15を形成し、リンや砒素のイオン注入
またはホスフィンなどを用いたリンデポジションにより
N型不純物原子を添加する。この第2の多結晶シリコン
膜15もフォトリソグラフィーと反応性イオンエッチン
グなどを用いて整形する(図6(a) )。
Next, as shown in FIG. 5(d), a second polycrystalline silicon film 15 is formed on this first interlayer insulating film 6 by low-pressure vapor phase epitaxy, and phosphorus and arsenic ions are added thereto. N-type impurity atoms are added by implantation or phosphorous deposition using phosphine or the like. This second polycrystalline silicon film 15 is also shaped using photolithography, reactive ion etching, etc. (FIG. 6(a)).

【0015】そして、既に説明した減圧気相成長法によ
り、五酸化タンタル膜等を第2のゲート誘電体膜14と
して形成する(図6(b) )。この五酸化タンタルは
多結晶シリコン膜の間に置かれ、かつ、800℃以上の
熱処理を受けると電極の多結晶シリコンと反応し、タン
タルシリサイドが形成されてしまい、絶縁性を失ってし
まう。このためキャパシタの上部電極25としては、気
相成長法などによるタングステンなどの高融点金属を用
い、これが第2のゲート誘電体膜14の上に形成される
。そして、さらにフォトリソグラフィーと反応性イオン
エッチングなどを用いて図6(c) に示すように整形
する。
Then, a tantalum pentoxide film or the like is formed as the second gate dielectric film 14 by the already explained low pressure vapor phase growth method (FIG. 6(b)). When this tantalum pentoxide is placed between polycrystalline silicon films and is subjected to heat treatment at 800° C. or higher, it reacts with the polycrystalline silicon of the electrode, forming tantalum silicide and losing its insulating properties. For this reason, the upper electrode 25 of the capacitor is formed on the second gate dielectric film 14 using a high melting point metal such as tungsten by vapor phase growth or the like. Then, it is shaped as shown in FIG. 6(c) using photolithography and reactive ion etching.

【0016】そして、図7(a) に示すように第2の
層間絶縁膜16を気相成長法によるシリコン酸化膜など
により形成し、コンタクトホール18を開口し、タング
ステンシリサイドなどの第1の導電層7を形成する。第
1の導電層7上にはさらに第3の層間絶縁膜26を気相
成長法によるシリコン酸化膜などによって形成し、その
上にアルミシリコン合金などの第2の導電層17を形成
する(図7(b) )。
Then, as shown in FIG. 7A, a second interlayer insulating film 16 is formed using a silicon oxide film or the like by vapor phase growth, a contact hole 18 is opened, and a first conductive film such as tungsten silicide is formed. Form layer 7. A third interlayer insulating film 26 is further formed on the first conductive layer 7 using a silicon oxide film or the like by vapor phase growth, and a second conductive layer 17 such as an aluminum silicon alloy is formed thereon (Fig. 7(b)).

【0017】[0017]

【発明が解決しようとする課題】ところで図8(a) 
に示すキャパシタ部の詳細な断面図のように、五酸化タ
ンタル膜24形成時には気相成長法,スパッタ法のいず
れの製法を用いても多結晶シリコン膜電極15は酸素等
酸化雰囲気中に置かれるために、上記多結晶シリコン膜
からなる電極15上には1nmから4nm程度のシリコ
ン酸化膜34が形成されてしまう。このため、五酸化タ
ンタルを用いた誘電体膜は実際は電極15上のシリコン
酸化膜34と五酸化タンタル膜24からなる複合膜とな
り、五酸化タンタル自身の膜厚も考慮すると全体として
酸化膜換算で5nm程度までしか薄膜化できない。
[Problem to be solved by the invention] By the way, Fig. 8(a)
As shown in the detailed cross-sectional view of the capacitor section shown in FIG. 2, when forming the tantalum pentoxide film 24, the polycrystalline silicon film electrode 15 is placed in an oxidizing atmosphere such as oxygen, regardless of whether the vapor phase growth method or the sputtering method is used. Therefore, a silicon oxide film 34 of about 1 nm to 4 nm is formed on the electrode 15 made of the polycrystalline silicon film. Therefore, the dielectric film using tantalum pentoxide is actually a composite film consisting of the silicon oxide film 34 on the electrode 15 and the tantalum pentoxide film 24, and considering the film thickness of the tantalum pentoxide itself, the total is equivalent to an oxide film. The film can only be made as thin as about 5 nm.

【0018】そこで、シンキ,ニシオカ,オウジ,ムラ
イ等による、アイ・イー・イー・イー  エレクトロン
  デバイシィズ  36卷  1989年  328
9頁(H.Shinnki┨.Nishioka,Y.
Ohiji,and K.Mukai,IEEE El
ectron Devices vol.36(198
9) P.P.3289)に報告されているように、多
結晶シリコン膜電極15上に五酸化タンタル膜を形成す
る前に、予め気相成長法によりシリコン窒化膜54を形
成し、その上に五酸化タンタル膜24を形成することで
、五酸化タンタル膜形成時に多結晶シリコンからなる電
極15が酸化されることは防止できる(図8(b) )
。しかしながら、連続的なシリコン窒化膜54を得るた
めには少なくとも2nmから4nm程度の膜厚が必要で
あり、またシリコン窒化膜54を形成するため半導体ウ
ェハを気相成長装置に挿入する際、空気中の酸素のため
に1nmから2nmの自然酸化膜44がシリコン窒化膜
54と電極15の間に形成されてしまい、結果的には、
酸化膜換算の膜厚としては4nm程度までしか薄膜化さ
れていない。
[0018] Therefore, by Shinki, Nishioka, Ouji, Murai, etc., I.E. Electron Devices, Volume 36, 1989, 328
9 pages (H. Shinnki┨. Nishioka, Y.
Ohji, and K. Mukai, IEEE El
ectron Devices vol. 36 (198
9) P. P. 3289), before forming the tantalum pentoxide film on the polycrystalline silicon film electrode 15, a silicon nitride film 54 is formed in advance by a vapor phase growth method, and the tantalum pentoxide film 24 is deposited on top of the silicon nitride film 54. By forming the tantalum pentoxide film, it is possible to prevent the electrode 15 made of polycrystalline silicon from being oxidized (FIG. 8(b)).
. However, in order to obtain a continuous silicon nitride film 54, a film thickness of at least 2 nm to 4 nm is required, and when inserting a semiconductor wafer into a vapor phase growth apparatus to form the silicon nitride film 54, Because of the oxygen, a 1 to 2 nm native oxide film 44 is formed between the silicon nitride film 54 and the electrode 15, and as a result,
The film thickness in terms of oxide film has been reduced to only about 4 nm.

【0019】このように従来技術では高誘電率を有する
金属酸化膜を誘電体膜として用いるキャパシタを形成す
る際、その実質的な膜厚を薄くすることができないとい
う問題点があった。
As described above, the prior art has a problem in that when forming a capacitor using a metal oxide film having a high dielectric constant as a dielectric film, it is not possible to reduce the substantial film thickness.

【0020】この発明は上記のような問題点を解決し、
高誘電率を有する金属酸化膜を形成する際の下地膜の酸
化を抑制し、結果としてキャパシタ誘電体膜を実質的に
薄膜化することができる半導体装置の構造ならびにその
製造方法を提供することを目的とする。
[0020] This invention solves the above problems,
An object of the present invention is to provide a structure of a semiconductor device and a method for manufacturing the same, which can suppress oxidation of a base film when forming a metal oxide film having a high dielectric constant, and as a result can substantially reduce the thickness of a capacitor dielectric film. purpose.

【0021】[0021]

【課題を解決するための手段】本発明の係る半導体装置
は、一導電型を有する半導体基板上に少なくとも一層の
絶縁膜が設けられ、該絶縁膜上にあって該絶縁膜の開口
部を通じて上記半導体基板に電気的に接続した多結晶シ
リコン膜と、該多結晶シリコン膜上に設けた誘電体膜と
、該誘電体膜上に設けた導電体膜とで構成されるキャパ
シタを備えたものにおいて、誘電体膜を、高融点金属膜
の酸化物,窒化物,ケイ化物,ホウ化物,炭化物,また
は硫化物からなる膜と、その上に形成された金属酸化膜
とから構成したものである。
[Means for Solving the Problems] A semiconductor device according to the present invention includes at least one layer of an insulating film provided on a semiconductor substrate having one conductivity type, and a semiconductor device that is provided on the insulating film and through an opening in the insulating film. A capacitor comprising a polycrystalline silicon film electrically connected to a semiconductor substrate, a dielectric film provided on the polycrystalline silicon film, and a conductive film provided on the dielectric film. The dielectric film is composed of a film made of an oxide, nitride, silicide, boride, carbide, or sulfide of a high melting point metal film, and a metal oxide film formed thereon.

【0022】また、この発明に係る半導体装置の製造方
法は、一導電型を有する半導体基板上に少なくとも一層
の絶縁膜を形成し、この上に絶縁膜の開口部を通じて上
記基板に電気的に接続された多結晶シリコン膜を形成し
、この上に誘電体膜を形成し、誘電体膜上に導電体膜を
形成してキャパタを形成する工程を有するものにおいて
、誘電体膜の形成を、多結晶シリコン膜上に高融点金属
膜を形成する工程、この上に金属酸化膜を形成する工程
、高融点金属膜形成工程,あるいは金属酸化膜形成工程
,または後工程のウエハプロセス時に含まれる、酸化剤
及び熱により、多結晶シリコン膜表面に自然形成されて
いる自然酸化膜を高融点金属膜により還元するとともに
高融点金属自身を酸化し、上記多結晶シリコン膜と上記
金属酸化膜との間に上記高融点金属膜の酸化物を形成す
る工程とから構成したものである。
Further, in the method for manufacturing a semiconductor device according to the present invention, at least one insulating film is formed on a semiconductor substrate having one conductivity type, and electrically connected to the substrate through an opening in the insulating film. In the process of forming a polycrystalline silicon film, forming a dielectric film thereon, and forming a conductive film on the dielectric film to form a capacitor, the formation of the dielectric film is Oxidation included in the process of forming a high melting point metal film on a crystalline silicon film, the process of forming a metal oxide film thereon, the high melting point metal film formation process, the metal oxide film formation process, or the subsequent wafer process. The high melting point metal film reduces the natural oxide film naturally formed on the surface of the polycrystalline silicon film using a chemical agent and heat, and oxidizes the high melting point metal itself, creating a bond between the polycrystalline silicon film and the metal oxide film. This method consists of a step of forming an oxide of the high melting point metal film.

【0023】[0023]

【作用】この発明においては、多結晶シリコン膜上には
通常1nm以下程度の自然酸化膜が存在するが、この上
にTi等の高融点金属膜を成膜するとこの高融点金属膜
は酸素等の酸化剤の障壁となり、上記多結晶シリコン膜
が酸化雰囲気におかれた場合に、該高融点金属膜の表面
が酸化し、その酸化膜が緻密であるため酸素が内部に拡
散してゆくことができず、多結晶シリコン膜が酸化する
のを防ぐ。また、この高融点金属は多結晶シリコン膜上
に存在する1nm以下の自然酸化膜を還元し、取り除く
と同時に高融点金属の酸化膜となり、酸素が多結晶シリ
コン膜に拡散して行くのを防ぐ。このため五酸化タンタ
ル膜などの金属酸化膜を上記多結晶シリコン膜上に形成
する際、シリコン酸化膜が上記多結晶シリコン膜上に形
成されることがない。このため、金属酸化膜を誘電体膜
として用いたキャパシタを形成した場合にも蓄積容量の
低下が防止できる。
[Operation] In this invention, there is usually a natural oxide film of about 1 nm or less on the polycrystalline silicon film, but when a high melting point metal film such as Ti is formed on top of this, this high melting point metal film is removed by oxygen, etc. When the polycrystalline silicon film is placed in an oxidizing atmosphere, the surface of the high melting point metal film is oxidized, and the dense oxide film causes oxygen to diffuse inside. This prevents the polycrystalline silicon film from oxidizing. In addition, this high melting point metal reduces and removes the natural oxide film of 1 nm or less that exists on the polycrystalline silicon film, and at the same time it becomes a high melting point metal oxide film, preventing oxygen from diffusing into the polycrystalline silicon film. . Therefore, when a metal oxide film such as a tantalum pentoxide film is formed on the polycrystalline silicon film, a silicon oxide film is not formed on the polycrystalline silicon film. Therefore, even when a capacitor is formed using a metal oxide film as a dielectric film, a decrease in storage capacity can be prevented.

【0024】さらに、Ti酸化膜は高誘電体膜であり、
かつ、絶縁性が良好であるため、五酸化タンタル膜とT
i酸化膜の複合膜を用いたキャパシタは高い信頼性を有
する。
Furthermore, the Ti oxide film is a high dielectric film,
Moreover, since it has good insulation properties, tantalum pentoxide film and T
A capacitor using a composite film of i-oxide film has high reliability.

【0025】[0025]

【実施例】以下、図1を用いて本発明の一実施例による
半導体装置の製造方法として、五酸化タンタル膜を用い
たキャパシタの形成過程の一実施例を示す。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the process of forming a capacitor using a tantalum pentoxide film will be described below as a method of manufacturing a semiconductor device according to an embodiment of the present invention with reference to FIG.

【0026】図5(a) 〜(d) 及び図6(a) 
で説明したように、第2の多結晶シリコン膜15を形成
するまでは従来例と同一である。この第2の多結晶シリ
コン膜15が形成されたあと、図1(a) に示すよう
に、上記第2の多結晶シリコン膜15上に存在する自然
酸化膜34を沸化水素酸水溶液などを用いて除去する。 この状態では、約1nm以下程度の自然酸化膜34が常
温の大気中で形成され、なお、多結晶シリコン膜15上
に残っている。
FIGS. 5(a) to (d) and FIG. 6(a)
As explained above, the process is the same as the conventional example until the second polycrystalline silicon film 15 is formed. After this second polycrystalline silicon film 15 is formed, as shown in FIG. Remove using. In this state, a natural oxide film 34 of about 1 nm or less is formed in the atmosphere at room temperature and still remains on the polycrystalline silicon film 15.

【0027】このあとスパッタ法等のPVD法あるいは
CVD法によりTi膜64を成膜する(図1(b) )
。このTi膜64はTi膜64の形成時あるいはこの上
に後に形成する五酸化タンタル膜の形成時,あるいはそ
の後のウェハプロセス時にかかる熱処理や酸化剤により
、多結晶シリコン15上に形成されていた自然酸化膜3
4を還元すると同時に、Ti膜64自身は酸化されTi
酸化膜65となる(図1(c) )。また、この段階で
Ti酸化膜65と第2の多結晶シリコン膜15の界面に
はTiシリサイド膜66が薄く自然形成される。
After this, a Ti film 64 is formed by a PVD method such as a sputtering method or a CVD method (FIG. 1(b)).
. This Ti film 64 is a natural substance formed on the polycrystalline silicon 15 by heat treatment or oxidizing agent during the formation of the Ti film 64, the formation of the tantalum pentoxide film to be formed later on it, or during the subsequent wafer process. Oxide film 3
At the same time as reducing Ti film 64, the Ti film 64 itself is oxidized and Ti
This becomes an oxide film 65 (FIG. 1(c)). Furthermore, at this stage, a thin Ti silicide film 66 is naturally formed at the interface between the Ti oxide film 65 and the second polycrystalline silicon film 15.

【0028】この多結晶シリコン膜15上にTi酸化膜
65が形成された状態で図4に示すような減圧気相成長
装置を用いて五酸化タンタル膜24を形成し、さらに減
圧気相成長法を用いてタングステンなどの上部電極35
を形成する(図1(d) )。
With the Ti oxide film 65 formed on this polycrystalline silicon film 15, a tantalum pentoxide film 24 is formed using a reduced pressure vapor phase growth apparatus as shown in FIG. The upper electrode 35 is made of tungsten or the like using
(Figure 1(d)).

【0029】なお、キャパシタの形成方法以外のその後
の工程は図7に示した従来例と全く同様であるのでその
説明を省略する。
Note that the subsequent steps other than the method of forming the capacitor are completely the same as those of the conventional example shown in FIG. 7, so the explanation thereof will be omitted.

【0030】本実施例で形成したTi酸化膜65は酸化
剤に対してマスク効果があるため、五酸化タンタル膜3
5の形成時に酸化雰囲気中で熱処理を受けても多結晶シ
リコン膜15上に成膜したTi膜64のうち、多結晶シ
リコン膜15上に存在した自然酸化膜34を還元して生
成したTi酸化膜65になりきっていないTiが酸化す
るのみで、酸化が内部に拡散していって、多結晶シリコ
ン膜が酸化することはない。従って本発明によるキャパ
シタ絶縁膜は、Ti酸化膜24と五酸化タンタル膜35
の2層構造となる。
Since the Ti oxide film 65 formed in this example has a masking effect against the oxidizing agent, the tantalum pentoxide film 3
Of the Ti film 64 formed on the polycrystalline silicon film 15 even though it was heat-treated in an oxidizing atmosphere during the formation of 5, the Ti oxide produced by reducing the natural oxide film 34 existing on the polycrystalline silicon film 15 Only the Ti that has not completely become the film 65 is oxidized, and the oxidation diffuses into the interior, so that the polycrystalline silicon film is not oxidized. Therefore, the capacitor insulating film according to the present invention includes the Ti oxide film 24 and the tantalum pentoxide film 35.
It has a two-layer structure.

【0031】以上のように、本実施例によれば、多結晶
シリコン膜15上には通常1nm以下程度の自然酸化膜
34が存在するが、この上にスパッタあるいはCVD法
によりTi64を成膜するとこのTi膜64は酸素等の
酸化剤の障壁となり、多結晶シリコン膜15が酸化雰囲
気におかれた場合に、Ti膜64の表面が酸化し、その
表面に形成されたTi酸化膜が緻密であるため酸素が内
部に拡散することができず、これにより多結晶シリコン
膜15表面の酸化を防止できる。
As described above, according to this embodiment, there is usually a native oxide film 34 of about 1 nm or less on the polycrystalline silicon film 15, but if a Ti64 film is formed on this by sputtering or CVD, This Ti film 64 acts as a barrier to oxidizing agents such as oxygen, and when the polycrystalline silicon film 15 is placed in an oxidizing atmosphere, the surface of the Ti film 64 is oxidized and the Ti oxide film formed on the surface becomes dense. Therefore, oxygen cannot diffuse into the interior, thereby preventing the surface of the polycrystalline silicon film 15 from being oxidized.

【0032】また、このTi膜64は多結晶シリコン膜
15上に存在する1nm以下の自然酸化膜を還元し、こ
れを取り除くと同時にそれ自身は酸化されてTi酸化膜
65となり、これにより、酸素が多結晶シリコン膜15
に拡散して行くのを防止する。
Further, this Ti film 64 reduces the natural oxide film of 1 nm or less existing on the polycrystalline silicon film 15, and at the same time as this is removed, it itself is oxidized to become a Ti oxide film 65, thereby causing oxygen is the polycrystalline silicon film 15
prevent it from spreading.

【0033】このため五酸化タンタル膜65を多結晶シ
リコン膜15上に成膜する際に従来のように、多結晶シ
リコン膜15上にシリコン酸化膜が形成される恐れがな
い。
Therefore, when the tantalum pentoxide film 65 is formed on the polycrystalline silicon film 15, there is no fear that a silicon oxide film will be formed on the polycrystalline silicon film 15, unlike in the conventional case.

【0034】よって、キャパシタ誘電体膜の膜厚を、そ
の下のTi酸化膜24と五酸化タンタル膜35の2層の
膜厚のみで決めることができ、実質的なキャパシタ誘電
体膜の膜厚を薄くすることができ、キャパシタ蓄積容量
の低下を防止することができる。
Therefore, the thickness of the capacitor dielectric film can be determined only by the thickness of the two underlying layers, the Ti oxide film 24 and the tantalum pentoxide film 35, and the actual film thickness of the capacitor dielectric film can be determined by can be made thinner, and a decrease in capacitor storage capacity can be prevented.

【0035】さらに、Ti酸化膜65自身も五酸化タン
タルと同様に高誘電体膜であるため、従来よりもゲート
誘電体膜の薄膜化,高信頼化を図ることができ、よりキ
ャパシタの小型化ができ、従来よりも集積度の高いダイ
ナミックランダムアクセスメモリの製造が可能となる。
Furthermore, since the Ti oxide film 65 itself is a high dielectric film like tantalum pentoxide, the gate dielectric film can be made thinner and more reliable than before, and the capacitor can be further miniaturized. This makes it possible to manufacture dynamic random access memory with a higher degree of integration than before.

【0036】なお、上記実施例では沸化水素酸水溶液で
まず多結晶シリコン膜15上の自然酸化膜34を除去す
る工程を設けたが、Ti膜成膜時にスパッタエッチ又は
ガス状の沸化水素酸により、自然酸化膜を除去し、Ti
膜を成膜後に五酸化タンタル膜を成膜してもよい。
In the above embodiment, the natural oxide film 34 on the polycrystalline silicon film 15 was first removed using an aqueous solution of hydrofluoric acid, but sputter etching or gaseous hydrogen fluoride was used during the Ti film formation. The natural oxide film is removed using acid, and Ti
A tantalum pentoxide film may be formed after forming the film.

【0037】また上記実施例では、多結晶シリコン膜形
成後にTiを成膜するとしたが、この他にW,Mo,T
a等の高融点金属でも同様の効果が得られる。
Furthermore, in the above embodiment, Ti was formed after forming the polycrystalline silicon film, but in addition to this, W, Mo, and T were formed.
Similar effects can be obtained with high melting point metals such as a.

【0038】更には、五酸化タンタル膜形成時の酸化剤
による多結晶シリコン膜の酸化を防ぐために、Ti酸化
膜を設けるようにしたが、これは上記Ti酸化膜の他に
W,Mo,Ta等の高融点金属の酸化物,窒化物,ケイ
化物,ホウ化物,炭化物,硫化物でもよく、この場合に
おいても上記実施例と同様の効果が得られる。
Furthermore, in order to prevent the polycrystalline silicon film from being oxidized by the oxidizing agent during the formation of the tantalum pentoxide film, a Ti oxide film was provided. It may also be an oxide, nitride, silicide, boride, carbide, or sulfide of a high melting point metal such as, and the same effects as in the above embodiment can be obtained in this case as well.

【0039】また、上記実施例では、誘電体膜として五
酸化タンタル膜を用いた例を示したが、これ以外に、例
えば二酸化チタン膜などの金属酸化膜を用いても構わな
い。
Further, in the above embodiment, an example was shown in which a tantalum pentoxide film was used as the dielectric film, but other than this, a metal oxide film such as a titanium dioxide film may also be used.

【0040】また上部電極の材質もタングステンに限定
されるものではなく、他の材質からなるものであっても
よい。
Further, the material of the upper electrode is not limited to tungsten, and may be made of other materials.

【0041】[0041]

【発明の効果】以上のように本発明によれば、下部電極
として多結晶シリコン膜を持ち、誘電体膜として熱また
はプラズマ酸化により得られるTi等高融点酸化膜と五
酸化タンタル等の金属酸化膜を用い、上部電極としてタ
ングステンなど高融点金属や多結晶シリコン膜からなる
キャパシタを有するようにしたので、五酸化タンタル膜
形成時または形成後の酸素雰囲気中でのアニール時には
、五酸化タンタル膜と電極の多結晶シリコン膜の間には
酸化剤に対してマスク効果のあるTi酸化膜が形成され
ることとなり、多結晶シリコン膜が酸化され、シリコン
酸化膜が形成される心配はない。よって、誘電体膜の膜
圧はTi酸化膜と五酸化タンタル2層の膜圧のみで決ま
り、実質的な膜圧をうすくできる効果がある。また、さ
らにはTi酸化膜自身も五酸化タンタル膜と同様に高誘
電体膜であるため、従来よりもよりゲート誘電体膜の薄
膜化,高信頼化を図ることができ、キャパシタの小型化
ができ、従来よりも集積度の高いダイナミックランダム
アクセスメモリを実現することが可能となる効果がある
As described above, according to the present invention, a polycrystalline silicon film is used as the lower electrode, and a high melting point oxide film such as Ti obtained by thermal or plasma oxidation and a metal oxide film such as tantalum pentoxide are used as the dielectric film. Since the capacitor is made of a high-melting point metal such as tungsten or a polycrystalline silicon film as the upper electrode, when forming the tantalum pentoxide film or annealing it in an oxygen atmosphere after formation, the tantalum pentoxide film and A Ti oxide film having a masking effect against the oxidizing agent is formed between the polycrystalline silicon films of the electrodes, so there is no fear that the polycrystalline silicon film will be oxidized and a silicon oxide film will be formed. Therefore, the film thickness of the dielectric film is determined only by the film thickness of the Ti oxide film and the two layers of tantalum pentoxide, which has the effect of reducing the actual film thickness. Furthermore, since the Ti oxide film itself is a high dielectric film like the tantalum pentoxide film, it is possible to make the gate dielectric film thinner and more reliable than in the past, allowing for smaller capacitors. This has the effect of making it possible to realize a dynamic random access memory with a higher degree of integration than before.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の一実施例による半導体装置の製造方法
を示す図。
FIG. 1 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】従来のダイナミックアクセスメモリの一例を示
す図。
FIG. 2 is a diagram showing an example of a conventional dynamic access memory.

【図3】従来の他のダイナミックアクセスメモリの一例
を示す図。
FIG. 3 is a diagram showing an example of another conventional dynamic access memory.

【図4】減圧気相成長装置の例を示す図。FIG. 4 is a diagram showing an example of a reduced pressure vapor phase growth apparatus.

【図5】従来のダイナミックアクセスメモリの製造方法
の一例を示す図。
FIG. 5 is a diagram illustrating an example of a conventional method for manufacturing a dynamic access memory.

【図6】従来のダイナミックアクセスメモリの製造方法
の一例を示す図。
FIG. 6 is a diagram illustrating an example of a conventional dynamic access memory manufacturing method.

【図7】従来のダイナミックアクセスメモリの製造方法
の一例を示す図。
FIG. 7 is a diagram illustrating an example of a conventional dynamic access memory manufacturing method.

【図8】従来技術によるキャパシタの断面図。FIG. 8 is a cross-sectional view of a capacitor according to the prior art.

【符号の説明】[Explanation of symbols]

1          半導体基板 2          素子分離酸化膜3,13   
 N型拡散層 4          第1のゲート誘電体膜5   
       第1の多結晶シリコン膜6      
    第1の層間絶縁膜7          第1
の導電体膜8          第1のコンタクトホ
ール14        第2のゲート誘電体膜15 
       第2の多結晶シリコン膜16     
   第2の層間絶縁膜17        第2の導
電体膜 18        第2のコンタクトホール25  
      第3の多結晶シリコン膜24      
  五酸化タンタル膜26        第3の層間
絶縁膜34,44  シリコン酸化膜 35        キャパシタ上部電極64    
    チタン酸化膜 65        チタン膜 66        チタンシリサイド膜101   
   ヒータ 102      圧力容器 103      フランジ 104      原料ガス導入管 105      真空排気装置 106      ボート 107      半導体ウエハ 108      反応管 110      ボート保持具 111      保温ヒータ 114      キャリアガス供給管115    
  排気配管 120      原料タンク 121      五酸化タンタルの原料124   
   原料ガス供給管 125      バルブ
1 Semiconductor substrate 2 Element isolation oxide film 3, 13
N-type diffusion layer 4 First gate dielectric film 5
First polycrystalline silicon film 6
First interlayer insulating film 7 first
conductor film 8 first contact hole 14 second gate dielectric film 15
Second polycrystalline silicon film 16
Second interlayer insulating film 17 Second conductor film 18 Second contact hole 25
Third polycrystalline silicon film 24
Tantalum pentoxide film 26 Third interlayer insulating film 34, 44 Silicon oxide film 35 Capacitor upper electrode 64
Titanium oxide film 65 Titanium film 66 Titanium silicide film 101
Heater 102 Pressure vessel 103 Flange 104 Raw material gas introduction pipe 105 Vacuum exhaust device 106 Boat 107 Semiconductor wafer 108 Reaction tube 110 Boat holder 111 Heat retention heater 114 Carrier gas supply pipe 115
Exhaust pipe 120 Raw material tank 121 Tantalum pentoxide raw material 124
Raw material gas supply pipe 125 valve

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】  一導電型を有する半導体基板上に少な
くとも一層の絶縁膜が設けられ、該絶縁膜上にあって該
絶縁膜の開口部を通じて上記半導体基板に電気的に接続
した多結晶シリコン膜と、該多結晶シリコン膜上に設け
た誘電体膜と、該誘電体膜上に設けた導電体膜とで構成
されるキャパシタを備えた半導体装置において、上記誘
電体膜は、高融点金属の酸化物,窒化物,ケイ化物,ホ
ウ化物,炭化物,または硫化物からなる膜と、その上に
形成された金属酸化膜とからなることを特徴とする半導
体装置。
1. At least one insulating film is provided on a semiconductor substrate having one conductivity type, and a polycrystalline silicon film is provided on the insulating film and electrically connected to the semiconductor substrate through an opening in the insulating film. In a semiconductor device including a capacitor including a dielectric film provided on the polycrystalline silicon film and a conductive film provided on the dielectric film, the dielectric film is made of a high melting point metal. A semiconductor device comprising a film made of oxide, nitride, silicide, boride, carbide, or sulfide, and a metal oxide film formed thereon.
【請求項2】上記高融点金属はチタン,タングステン,
モリブデン,あるいはタンタルであり、上記金属酸化膜
は、五酸化タンタル,あるいは二酸化チタンからなるこ
とを特徴とする請求項1記載の半導体装置。
[Claim 2] The high melting point metal is titanium, tungsten,
2. The semiconductor device according to claim 1, wherein the metal oxide film is made of molybdenum or tantalum, and the metal oxide film is made of tantalum pentoxide or titanium dioxide.
【請求項3】一導電型を有する半導体基板上に少なくと
も一層の絶縁膜を形成する工程、該絶縁膜上に、該絶縁
膜の開口部を通じて上記半導体基板に電気的に接続され
た多結晶シリコン膜を形成する工程、該多結晶シリコン
膜上に誘電体膜を形成する工程、該誘電体膜上に導電体
膜を形成する工程からなる、キャパタ形成工程を有する
半導体装置の製造方法において、上記誘電体膜形成工程
は、上記多結晶シリコン膜上に高融点金属膜を形成する
工程と、該高融点金属膜上に金属酸化膜を形成する工程
と、上記高融点金属膜形成工程,あるいは上記金属酸化
膜形成工程,または後工程のウエハプロセス時に含まれ
る、酸化剤及び熱により、上記多結晶シリコン膜表面に
自然形成されている自然酸化膜を上記高融点金属膜によ
り還元するとともに、上記高融点金属自身を酸化し、上
記多結晶シリコン膜と上記金属酸化膜との間に上記高融
点金属膜の酸化物を形成する工程と、からなることを特
徴とする半導体装置の製造方法。
3. A step of forming at least one layer of an insulating film on a semiconductor substrate having one conductivity type, wherein polycrystalline silicon is electrically connected to the semiconductor substrate through an opening in the insulating film on the insulating film. In the method for manufacturing a semiconductor device having a capacitor forming step, the method includes a step of forming a film, a step of forming a dielectric film on the polycrystalline silicon film, and a step of forming a conductive film on the dielectric film. The dielectric film forming step includes a step of forming a high melting point metal film on the polycrystalline silicon film, a step of forming a metal oxide film on the high melting point metal film, and a step of forming the high melting point metal film, or the above steps. The high melting point metal film reduces the natural oxide film naturally formed on the surface of the polycrystalline silicon film using the oxidizing agent and heat included in the metal oxide film forming step or the subsequent wafer process. A method for manufacturing a semiconductor device, comprising the steps of: oxidizing the melting point metal itself to form an oxide of the high melting point metal film between the polycrystalline silicon film and the metal oxide film.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287176B1 (en) * 1998-06-25 2001-04-16 윤종용 Method for forming a capacitor using high temperature oxidation
KR100494342B1 (en) * 2000-11-20 2005-06-10 주식회사 하이닉스반도체 Method of manufacturing a capacitor in a semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02226754A (en) * 1989-02-28 1990-09-10 Toshiba Corp Capacitor for semiconductor integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02226754A (en) * 1989-02-28 1990-09-10 Toshiba Corp Capacitor for semiconductor integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287176B1 (en) * 1998-06-25 2001-04-16 윤종용 Method for forming a capacitor using high temperature oxidation
KR100494342B1 (en) * 2000-11-20 2005-06-10 주식회사 하이닉스반도체 Method of manufacturing a capacitor in a semiconductor device

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