KR100486806B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100486806B1
KR100486806B1 KR10-2001-0064220A KR20010064220A KR100486806B1 KR 100486806 B1 KR100486806 B1 KR 100486806B1 KR 20010064220 A KR20010064220 A KR 20010064220A KR 100486806 B1 KR100486806 B1 KR 100486806B1
Authority
KR
South Korea
Prior art keywords
electrode
film
plating
electroless
protruding electrode
Prior art date
Application number
KR10-2001-0064220A
Other languages
English (en)
Other versions
KR20020051818A (ko
Inventor
야마구찌신지
아사즈다꾸로
오노아쯔시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20020051818A publication Critical patent/KR20020051818A/ko
Application granted granted Critical
Publication of KR100486806B1 publication Critical patent/KR100486806B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemically Coating (AREA)
  • Wire Bonding (AREA)
  • ing And Chemical Polishing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

돌기 전극 표면에 결함이 없는 막을 형성한다. Al 또는 Al을 주성분으로 하는 전극 패드 상의 Ni 또는 Ni 합금으로 이루어지는 돌기 전극과 보호막 사이에, 치환 Au 도금액이 균등하게 유입될 수 있는 간극을 에칭으로 형성한 이후에 돌기 전극 표면에 치환 Au막을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING OF THE SAME}
본 발명은 돌기 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로는, 반도체 장치와 다른 장치를 전기적으로 접속하기 위한 돌기 전극이 형성된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 기판 상의 Al(알루미늄) 혹은 Al을 주성분으로 하는 전극 패드(이하, 전극 패드라고 한다)에, 그 전극 패드와 그 밖의 장치를 전기적으로 접속하기 위한 돌기 전극을 형성하는 방법의 하나로서 무전해 도금법이 행해지고 있다.
무전해 도금법은 배리어 메탈층 및 도금 공정 시의 전극 형성에 필요한 스퍼터링 공정, 돌기 전극의 패턴 형성에 필요한 포토리소그래피 공정, 패턴 형성 시에 사용한 레지스트나 도금 공정 시에 사용한 배리어 메탈을 제거하는 에칭 공정 등을 생략할 수 있어, 전해 도금법과 비교하여 적은 공정으로 상기 전극 패드를 형성할 수 있기 때문에 비용의 절감 및 제조 기간의 단축이 가능한 방법으로서 주목받고 있다.
무전해 도금법은 Ni(니켈) 혹은 Ni 합금에 의해서 형성되는 돌기 전극(이하, 돌기 전극이라 한다)을 전극 패드 상에 선택적으로 형성하는 방법이다. 이 때, 전극 패드 표면에 산화막이 존재하면, 전극 패드 상에 돌기 전극을 균일하게 형성할 수 없어 돌기 전극의 형상 및 그 신뢰성에 크게 영향을 끼친다.
그래서, 무전해 도금법에서는 무전해 도금을 행하기 전에 수산화 나트륨이나 인산 등을 이용하여 전극 패드 표면의 산화막을 제거함으로써, 표면 형상이 양호한 소정 형상의 돌기 전극을 형성하고 있다. 그러나, 그 돌기 전극은 전극 패드의 표면으로부터 성장한 것으로, 반도체 기판 상의 보호막과는 화학적으로 접합되지 않기 때문에, 상기 돌기 전극과 상기 보호막 사이에는 미소한 간극이 형성된다.
이하에, 도 5의 (a) ∼ 도 5의 (d)를 참조하여 무전해 도금법을 이용하여 전극 패드 상에 돌기 전극을 형성하는 방법의 일례를 설명한다.
도 5의 (a) ∼ 도 5의 (d)는 Al 혹은 Al을 주성분으로 하는 전극 패드 상에 일반적인 무전해 도금법을 이용하여 돌기 전극을 형성하는 방법의 공정 단면도이다.
도 5의 (a)는 반도체 기판(21) 상에 형성된 Al 혹은 Al을 주성분으로 하는 전극 패드(22) 표면 중, 보호막(24)에 의해 덮어져 있지 않은 영역에 형성된 산화막(23)을 제거하는 공정을 나타내는 단면도이다. 이 공정에서 수산화 나트륨이나 인산 등을 이용하여 산화막(23)을 완전하게 제거한다. 또, 반도체 기판(21)의 표면에는 절연성의 막이 형성되어 있지만, 도 5의 (a)에서는 생략되어 있다.
산화막(23)을 제거한 상태에서 전극 패드(22)를 방치하면, 전극 패드(22) 상에 산화막(23)이 다시 형성되기 때문에, 도 5의 (b)에 도시한 바와 같이, 전극 패드(22) 상에 Zn막(25)을 형성하여 산화막(23)의 재형성을 방지한다. 전극 패드(22)의 표면에 균일하게 Zn막(25)을 형성하는 처리(아연산염 처리)는 무전해 도금법에 의해 Ni 혹은 Ni 합금(이하, Ni로 칭한다)을 석출시켜서 돌기 전극(26)(도 5의 (c) 참조)을 형성하기 위한 이전 공정이다. 아연산염 처리는 Zn을 함유하는 알칼리성의 용액 내에 전극 패드(22)를 침지하고, 전극 패드(22)의 Al과 상기 용액 내의 Zn 이온과의 치환 반응을 이용하여 행해진다.
도 5의 (c)는 무전해 도금법에 의해 Ni 등을 석출시켜서 돌기 전극(26)을 형성하는 공정을 나타내는 단면도이다. 무전해 도금법을 이용한 Ni 등에 의한 도금은 표면에 균일하게 Zn막(25)이 형성된 전극 패드(22)를 무전해 Ni 도금액 내에 침지함으로써 행한다. 이에 따라, Zn막(25)의 Zn이 상기 무전해 Ni 도금액 내에서 용해되어 Zn과 무전해 Ni 도금액 내의 Ni 이온과의 치환 반응이 발생하고, 전극 패드(22) 상에 Ni 등이 석출된다. 전극 패드(22) 상에 핵이 되는 Ni 등이 석출되면, 무전해 Ni 도금액의 자기 촉매 반응(자기 환원 반응)에 의해 Ni 등의 위에 Ni 등이 자기 석출되어 돌기 전극(26)이 형성된다.
상기 아연산염 처리에 있어서, 균일한 Zn막(25)이 형성되어 있음으로써 Ni 등은 전극 패드(22) 상에 균일하게 성장하고, 입자 크기가 작고 양호한 형상을 갖는 돌기 전극(26)이 얻어진다. 그러나, 보호막(24)과 돌기 전극(26)과는 화학적으로 접합되어 있지 않기 때문에, 이들 사이에는 매우 미소한 간극(27)이 형성되게 된다.
도 5의 (d)는 치환 Au 도금에 의해 돌기 전극(26) 상에 치환 Au막(28)을 형성하는 공정을 나타내는 단면도이다. 치환 Au 도금에 의한 도금은 표면에 돌기 전극(26)이 형성된 전극 패드(22)를 치환 Au 도금액 내에 침지함으로써 행한다. 이와 같이 하여, 도 5의 (d)에 도시한 바와 같이, 돌기 전극(26)의 표면에 치환 Au막(28)이 형성된다. 또, 후속 공정의 무전해 Au 도금에 있어서 전극 패드(22)의 부식을 방지하기 위해서는 이 치환 Au 도금을 통해서 돌기 전극(26) 표면을 치환 Au막(28)으로 완전하게 덮는 것이 필요하다.
그러나, 보호막(24)과 돌기 전극(26) 사이의 간극(27)은 매우 미소하기 때문에, 상기 무전해 Ni 도금액을 제거하는 것은 곤란하다. 간극(27)에 상기 무전해 Ni 도금액이 잔존하고 있는 상태에서 상기 치환 Au 도금이 행해지면, 간극(27)으로의 치환 Au 도금액의 유입이 나빠진다. 이에 따라, 돌기 전극(26) 표면의 보호막(24)과 대향하고 있는 영역에 형성된 치환 Au막(28)은 결함이 많아져서, 돌기 전극(26)의 표면에는 치환 Au막(28)에 의해 도금되어 있지 않은 영역이 남게 된다.
상기 종래의 방법에 따르면, 보호막(24)과 돌기 전극(26) 사이에 매우 미소한 간극(27)이 형성되기 때문에, 돌기 전극(26)의 표면에는 치환 Au막(28)에 의해 도금되어 있지 않은 영역이 남는다. 따라서, 후속 공정에 있어서, 무전해 Au 도금을 행하는 경우에, 무전해 Au 도금액이 간극(27)에 침입하여 전극 패드(22)를 부식시키고, 전극 패드(22)와 돌기 전극(26)과의 밀착성이 나빠지거나 돌기 전극(26)으로부터 상기 무전해 Ni 도금액이 유출됨으로써 반도체 장치의 신뢰성이 현저히 악화된다.
따라서, 본 발명의 목적은, 돌기 전극의 표면에 결함이 없는 막을 형성하여 돌기 전극의 표면을 완전하게 막으로 덮음으로써, 전극 패드와 돌기 전극과의 밀착성이 양호하여 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
또, 특개평 10-125682호 공보(1998년 5월 15일 공개)에는 반도체 소자의 전극 형성 방법으로서, 웨이퍼의 휘어짐에 기인하여 보호막과 금속막(돌기 전극)과의 계면에 미세한 간극이 생긴다는 문제를 해결하기 위해서, ① 도금 공정과 세정 공정을 동일한 온도에서 실시함으로써 온도의 차이에 기인하는 웨이퍼의 휘어짐을 억제하는 기술, ② 보강 프레임을 부착함으로써 웨이퍼의 휘어짐을 억제하는 기술 및 ③ 실온에서 Ni 도금을 재차 실시하는 기술이 개시되어 있다.
그러나, 상기 공보에 개시된 발명의 과제는 웨이퍼의 휘어짐에 의해 생기는 보호막과 금속막 사이의 간극을 억제하는 것으로, 본 발명이 과제로 하는 보호막과 돌기 전극이 화학적으로 접합되어 있지 않기 때문에 형성되는 간극에 기인하는 문제점의 해소와는 다르다.
또한, 상기 공보에 개시된 기술에서는, 보호막과 금속막(돌기 전극)과는 화학적으로 접합되어 있지 않기 때문에, 이들 사이에 매우 미소한 간극이 형성되는 것을 피할 수는 없다. 즉, 상기 공보에 개시된 기술에 의해서는 본 발명이 해결하고자 하는 과제를 해결할 수 없다.
본 발명의 목적은, 돌기 전극의 표면에 결함이 없는 막을 형성하여 돌기 전극의 표면을 완전하게 막으로 덮음으로써, 전극 패드와 돌기 전극과의 밀착성이 양호하여 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상의 전극 패드 표면에 돌기 전극이 형성되고, 상기 전극 패드 표면에서 상기 돌기 전극이 형성되어 있지 않은 영역이 보호막으로 덮어져 있는 반도체 장치에 있어서, 상기 전극 패드 상에 상기 돌기 전극을 형성하는 돌기 전극 형성 공정과, 상기 돌기 전극 형성 공정 이후에 상기 돌기 전극과 상기 보호막 사이에 간극을 형성하는 에칭 공정과, 상기 에칭 공정 이후에 상기 돌기 전극의 표면에 금속막을 형성하는 도금 공정을 포함하고 있다.
종래의 반도체 장치의 제조 방법에 있어서는, Al 또는 Al을 주성분으로 하는 전극 패드 표면의 산화막을 제거한 후에 전극 패드 표면의 Al과 Zn을 치환하는 아연산염 처리를 복수회 실시하여 Zn막을 형성하고, 무전해 도금으로 그 Zn막과 Ni 혹은 Ni 합금을 치환하여 돌기 전극을 형성하며, 그 직후에 치환 Au 도금을 실시하여, 그 돌기 전극 표면에 Au막을 형성하고 있었다.
그러나, 전극 패드 표면에 형성된 보호막과 상기 돌기 전극은 화학적으로 접합하지 않기 때문에, 이들 사이에는 미소한 간극이 존재한다. 그리고, 그 간극은 매우 미소하기 때문에, 상기 치환 Au 도금 시에 그 간극에는 치환 Au 도금액이 어중간하게 유입된다. 이 때문에, 상기 돌기 전극 표면의 보호막과 대향하는 영역을 Au막으로 덮는 것은 곤란하였다.
돌기 전극의 표면이 Au막으로 완전하게 덮어져 있지 않기 때문에, 후속 공정에서 그 돌기 전극에 무전해 Au 도금을 실시할 때에, 무전해 Au 도금액이 전극 패드를 부식시켜 전극 패드와 돌기 전극과의 밀착성이 나빠져 있었다. 또한, 상기 무전해 Au 도금으로 돌기 전극을 형성할 때에 이용한 무전해 도금액이 상기 돌기 전극으로부터 유출되어 반도체 장치의 신뢰성이 현저히 악화되어 있었다.
따라서, 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 돌기 전극 형성 공정 이후에 상기 돌기 전극과 상기 보호막 간에 간극을 형성하는 상기 에칭 공정을 실시하고, 그 후에 상기 도금 공정으로 상기 돌기 전극 표면에 막을 형성하는 구성으로 한다.
즉, 상기 에칭 공정에 있어서, 상기 보호막과 상기 돌기 전극 간의 미소한 간극을 넓혀서, 상기 도금액이 균등하게 유입될 수 있는 간극으로 한 후에 상기 도금 공정을 실시함으로써, 상기 돌기 전극의 표면을 완전하게 덮는 막, 즉 결함이 없는 막을 형성할 수 있다. 또, 상기 에칭을 실시할 때의 온도는 특별히 한정되지 않았지만, 예를 들면 상온에서 실시할 수 있다.
또한, 상기 보호막과 상기 돌기 전극 간의 미소한 간극을 넓혀서 도금액이 균등하게 유입되도록 함으로써, 상기 에칭 공정에서 이용하는 에칭액이나 상기 도금 공정에서 이용하는 도금액을 용이하게 세정할 수 있다. 즉, 상기 에칭액이나 상기 도금액의 세정 효율을 향상시킬 수 있다.
또, 상기 간극은 도금액이 균등하게 유입될 수 있는 것이면, 그 형상이나 폭은 한정되지는 않았지만, 그 간극을 형성하는 상기 보호막과 상기 돌기 전극과의 대향하는 면의 거리를 0.05㎛ ∼ 1㎛의 범위 내로 하는 것이 바람직하다. 그 간극을 형성하는 상기 보호막과 상기 돌기 전극과의 대향하는 면의 거리를 그 범위 내로 함으로써, 상기 도금액이 균등하게 유입되는 것이 용이한 간극으로 할 수 있다.
상기한 구성에 따르면, 상기 도금 공정에 있어서, 상기 돌기 전극 표면의 상기 보호막과 대향하는 영역에 확실하게 막이 형성되기 때문에, 그 돌기 전극 표면의 모든 영역에 결함없이 막을 형성할 수 있다. 따라서, 예를 들면 그 돌기 전극에 무전해 Au 도금을 실시하는 경우에는 상기 돌기 전극 표면의 모든 영역에 형성된 막이 무전해 Au 도금액의 침입을 막기 때문에, 상기 돌기 전극과 상기 전극 패드와의 접합면에서 그 무전해 Au 도금액에 의한 그 전극 패드의 부식을 막을 수 있다.
또한, 상기 돌기 전극 표면의 모든 영역에 막이 형성되어 있기 때문에, 예를 들면 상기 돌기 전극이 무전해 도금으로 형성되어 있는 경우에서도, 그 돌기 전극으로부터 무전해 도금액이 유출되지 않는다. 따라서, 신뢰성 시험에 있어서, 상기 무전해 도금액의 유출에 의한 누설 불량이 없어지기 때문에, 반도체 장치의 신뢰성이 높아진다.
본 발명의 또 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명에 의해 보다 명백해질 것이다.
본 발명의 실시예에 대하여 도 1의 (a) ∼ 도 1의 (f) 및 도 2 ∼ 도 4를 참조하여 설명한다.
[실시예 1]
도 1의 (a) ∼ 도 1의 (f)는 본 발명의 실시예 1에서의 돌기 전극 형성 방법을 나타내는 공정 단면도이다. 도 1의 (a) ∼ 도 1의 (f)를 참조하면서 본 실시예 1에 따른 반도체 장치 및 그 제조 방법에 대하여 설명한다.
도 1의 (a)에 도시한 바와 같이, 반도체 기판(1) 상에는 전극 패드(2) 및 보호막(4)이 형성되어 있고, 전극 패드(2) 상에는 돌기 전극을 형성하기 위한 개구부가 형성되어 있다. 전극 패드(2) 상의 개구부에는 보호막(4)이 없기 때문에, 전극 패드(2)의 표면이 산화되어 산화막(자연 산화막)(3)이 형성되어 있다. 또, 보호막(4)을 에칭하여 전극 패드(2) 상에 개구부를 형성할 때, 불소계 가스가 사용되기 때문에, 전극 패드(2) 상에는 불화물이 형성되어 있는 경우도 있다. 반도체 기판(1)에는 도시하지 않은 능동 소자 및 배선이 형성되어 있고, 그 능동 소자 및 배선은 보호막(4)에 의해서 보호되어 있다.
전극 패드(2) 상의 산화막(3)이나 상기 불화물을 제거하기 위해서, 수산화 나트륨이나 인산 등을 사용하여 전극 패드(2)를 에칭한다. 이 때, 에칭 이후의 전극 패드(2)의 두께가 0.5㎛(5000Å) 이상이 되는 조건에서 에칭을 실시한다.
도 1의 (b)에 도시한 바와 같이, 전극 패드(2) 상에서 Al과 Zn과의 치환 반응이 일어나서, 전극 패드(2) 상에 균일한 Zn막(5)이 형성된다. 산화막(3)을 제거한 상태에서 전극 패드(2)를 방치하면 산화막(3)이 다시 형성되게 되는데, 전극 패드(2) 상에 균일한 Zn막(5)을 형성해 둠으로써 산화막(3)의 재형성을 방지할 수 있다.
Zn막(5)의 형성은 Zn을 함유하는 알칼리성의 용액 내에 전극 패드(2)를 침지함으로써, 전극 패드(2)의 Al과 상기 용액 내의 Zn 이온을 치환하여 전극 패드(2) 상에 Zn막(5)을 형성하고, 순수한 물로 전극 패드(2)를 세정하고 초산에 전극 패드(2)를 침지한다는 일련의 처리를 1 ∼ 2회 정도 실시하고, 마지막으로 Zn을 함유하는 알칼리성의 용액 내에 전극 패드(2)를 침지함으로써 실시한다. Zn막(5)을 형성하기 위한 상기 처리를 이하에서는, 아연산염 처리라고 칭한다.
또, 예를 들면 아연산염 처리의 조건으로서, 상기 Zn을 포함하는 알칼리성 용액에 침지하는 시간 및 초산에 침지하는 시간을 각각 30초, 순수한 물의 세정 시간을 5분으로 하고, 상기 Zn을 포함하는 알칼리성 용액에 침지하는 횟수를 2회로 하면, 전극 패드(2)는 약 0.4㎛ 정도 에칭된다.
도 1의 (c)는 전극 패드(2)에 Ni 또는 Ni 합금 도금을 실시하고 Ni 또는 Ni 합금(이하, Ni로 약칭한다)으로 이루어지는 돌기 전극(6)을 형성한 상태를 나타낸다.
무전해 도금법을 이용한 Ni 등에 의한 도금은 표면에 균일하게 Zn막(5)이 형성된 전극 패드(2)를 무전해 Ni 도금액 내에 침지함으로써 행한다. 이에 따라, Zn막(5)의 Zn이 상기 무전해 Ni 도금액 내에 용해되고, Zn과 무전해 Ni 도금액 내의 Ni 이온과의 치환 반응에 의해 Ni 등이 석출된 후에, 즉 핵이 되는 Ni 등이 석출된 후에, 무전해 Ni 도금액의 자기 촉매 반응(자기 환원 반응)에 의해 Ni 등의 위에 Ni 등이 자기 석출되어 돌기 전극(6)이 형성된다.
상기 아연산염 처리에 있어서 균일한 Zn막(5)이 형성되어 있기 때문에, Ni 혹은 Ni 합금은 균일하게 성장하고, 입자 크기가 작고 간극이 없고 또한 원활한 표면 형상의 돌기 전극(6)이 얻어진다. 상기 무전해 Ni 도금액으로서는 Ni 혹은 Ni의 환원제를 포함하는 산성 용액이 이용된다.
상기 무전해 도금법을 이용한 Ni 등에 의한 도금은 상기 Ni 혹은 Ni의 환원제를 포함하는 산성 용액의 온도를 약 90℃로 유지하여 실시하지만, 처리 시간은 특별히 한정되지는 않고, 반도체 장치의 용도에 따라 적절히 설정된다. 전극 패드(2)의 표면으로부터 성장한 돌기 전극(6)과 보호막(4)과는 화학적으로 접합하지 않기 때문에, 돌기 전극(6)과 보호막(4) 사이에는 미소한 간극(7)이 생기게 된다.
돌기 전극(6)의 높이를 5㎛로 함으로써, 반도체 장치를 실장하는 경우에 필요한 반도체 기판(1)과 다른 부재와의 스페이스를 확보할 수 있다. 예를 들면, 돌기 전극(6)이 형성된 반도체 장치와 도시하지 않은 디바이스 홀에 돌출한 도체 리드선을 접속하는 경우, 반도체 장치끼리 접속하는 경우, 및 반도체 장치와 도시하지 않은 기판을 접속하는 경우 중 어디에도, 돌기 전극(6)의 높이를 5㎛로 함으로써, 반도체 기판(1)과 도체 리드선, 기판 등의 도시하지 않은 다른 부재 사이의 스페이스를 확보할 수 있다.
단, 다음 공정에서 간극(7)을 넓히기 위한 에칭을 실시할 때에, 돌기 전극(6)의 표면도 에칭되어 그 높이가 감소하는 것을 고려하여, 돌기 전극(6)은 필요한 높이보다도 1 ∼ 2㎛ 정도 높게 형성하는 것으로 한다.
도 1의 (d)는 돌기 전극(6)을 형성한 후에 에칭을 실시하고, 보호막(4)과 돌기 전극(6) 사이의 미소한 간극(7)을 넓혀서 간극(17)을 형성한 상태를 나타낸다. 상기 에칭에 이용되는 에칭액으로서는 산성 용액이 이용되지만, 초산이 특히 바람직하다. 에칭액으로서, 초산 용액을 이용함으로써 상온에서 에칭을 실시할 수 있고 또한 초산은 Al을 용해하지 않기 때문에 오버 에칭한 경우에도 전극 패드(2)가 에칭액에 의해 녹아서 소실되지는 않는다.
그러나, 전극 패드(2)와 돌기 전극(6)과의 접합 부분에 에칭액이 유입되면, 이들 사이의 접합 면적을 감소시켜서 이들 사이의 밀착 강도가 저하되기 때문에, 에칭 시간은 엄밀하게 관리할 필요가 있다. 본 실시예에 있어서는 상기 에칭액으로서 2%의 초산 수용액을 이용하여 에칭 시간 2분으로 하여 에칭을 실시하였다.
보호막(4)의 표면과 돌기 전극(6) 표면과의 거리가 0.05㎛ 이상인 간극(17)을 형성함으로써, 후속하는 치환 Au 도금 공정에 있어서 치환 Au 도금액이 간극(17)에 충분히 유입되어, 돌기 전극(6) 표면의 보호막(4)과 대향하는 영역에 결함이 없는 치환 Au막(8)(막, Au막)을 형성하는 것이 가능해진다.
도 1의 (e)는 에칭 처리를 실시하여 도 1의 (d)에 도시한 간극(17)을 형성한 후에, 돌기 전극(6) 표면에 치환 Au 도금을 실시하여 치환 Au막(8)을 형성한 상태를 나타낸다. 치환 Au막(8)은 Ni와의 치환에 의해 석출되는 것이기 때문에, 그 두께는 0.05㎛ 정도이다. 치환 Au 도금을 실시으로써, Ni 혹은 Ni 합금으로 이루어지는 돌기 전극(6)의 산화를 방지할 수 있다. 또한, 치환 Au 도금은, 돌기 전극(6)에 무전해 Au 도금을 실시하는 것이 필요한 경우의 전처리 공정이 되는 것이다.
도 1의 (f)는 표면에 치환 Au막(8)이 형성된 돌기 전극(6)에 무전해 Au 도금을 실시하고, 무전해 Au막(9)(막, Au막)을 형성한 상태를 나타내는 단면도이다. 무전해 Au 도금에 있어서는, 표면에 치환 Au막(8)이 형성된 돌기 전극(6)을 무전해 Au 도금액에 침지함으로써, 무전해 Au 도금액 내의 환원제에 의해서 치환 Au막(8) 위에 무전해 Au막(9)이 성장한다. 즉, 돌기 전극(6)의 표면에 형성된 치환 Au막(8) 위에 무전해 Au막(9)이 더 형성되게 된다.
본 발명의 반도체 장치의 돌기 전극(6)의 표면은 치환 Au막(8)으로 완전하게 덮어져 있고, 상기 무전해 Au 도금을 장시간 실시한 경우에 있어서도 상기 무전해 Au 도금액에 의해 전극 패드(2)가 에칭되지 않기 때문에, 1㎛ 이상의 두께의 무전해 Au막(9)을 형성할 수 있다.
돌기 전극(6)의 표면에 치환 Au막(8)만이 형성되어 있는 경우에는, 돌기 전극(6)과 도시하지 않은 상기 도체 리드선 표면의 Sn을 Au-Sn 접합으로 접합하는 것은 곤란하다. 이에 대하여, 돌기 전극(6)의 표면에 1㎛ 이상의 두께를 갖는 무전해 Au막(9)을 형성함으로써, 돌기 전극(6)과 상기 도체 리드선 표면의 Sn을 Au-Sn 접합으로 접합하는 것이 용이해진다. 상기 Au-Sn 접합에 의해 Au과 Sn이 AuSn 합금으로 접합되기 때문에, Au끼리가 열압착에 의해 접합된 Au-Au 접합보다도 접합 강도가 강해진다. 즉, 돌기 전극(6)의 표면에 1㎛ 이상의 두께를 갖는 무전해 Au막(9)을 형성함으로써, 돌기 전극(6)에 상기 도체 리드선을 강하게 접합하는 것이 용이해진다.
또, 돌기 전극(6)의 표면에 치환 Au막(8)만이 형성되어 있는 경우에는 이방성 필름 등을 이용하여 돌기 전극(6)끼리 접합하거나 돌기 전극(6)을 기판에 접속하는 것도 가능하다.
[실시예 2]
도 2는 본 발명의 반도체 장치를 2개 실장한 실장 형태를 나타내는 단면도이다. 본 실시예에서는 본 발명의 반도체 장치끼리를 이방성 필름을 이용하여 접속하는 경우에 대하여 설명한다.
우선, 상기 2개의 반도체 장치의 한쪽에 상기 이방성 필름을 임시로 압착하고, 다른쪽의 반도체 장치와 위치 정렬을 행한 후에 상기 2개의 반도체 장치를 열압착한다. 본 실시예에 있어서는, 상기 열압착은 온도를 약 200℃, 압력을 약 1000㎏/㎠로 하여 실시하였다.
상기 반도체 장치의 돌기 전극(6) 간에는 돌기 전극(6)끼리를 접속하기 위한 도전 입자(10)가 위치하고 있고, 상기 돌기 전극(6)끼리는 도전 입자(10)를 통해 전기적으로 접속된다. 또, 열압착에 의해서 상기 이방성 필름은 녹아서 바인더 수지(11)로 되어 상기 2개의 반도체 장치를 접속한다.
도 1의 (e)에 도시한 구조 및 도 1의 (f)에 도시한 구조의 반도체 장치도, 상기한 바와 같이 하여 접속하는 것이 가능하지만, 도 1의 (e)에 도시한 구조의 반도체 장치를 이용하는 편이 비용면에서 유리하다.
[실시예 3]
도 3은 본 발명의 반도체 장치를 도시하지 않은 이방성 필름을 이용하여, 도체 패턴(12)이 배선된 기판(13)에 접속함으로써 실장한 실장 형태를 설명하는 도면이다. 기판(13)으로서는 디바이스 홀이 없는 절연 필름(Chip On Film), 일반적인 인쇄 회로 기판, 유리 기판, 세라믹 기판 등을 사용한다.
우선, 기판(13)측의 도체 패턴(12)에 상기 이방성 필름을 임시로 압착하고, 돌기 전극(6)을 갖는 반도체 장치의 위치 정렬을 실시한 후에 상기 반도체 장치와 기판(13)을 열압착한다. 본 실시예에 있어서는, 상기 열압착은 온도를 약 200℃, 압력을 약 1000㎏/㎠로서 실시하였다.
상기 반도체 장치의 돌기 전극(6)과 도체 패턴(12) 사이에는 이들을 접속하기 위한 도전 입자(10)가 위치하고 있고, 돌기 전극(6)과 도체 패턴(12)과는 도전 입자(10)를 통해 전기적으로 접속된다. 또, 열압착 시에 상기 이방성 필름은 녹아서 바인더 수지(11)로 되어 상기 반도체 장치와 기판(13)을 접속한다.
[실시예 4]
도 4는 도시하지 않은 디바이스 홀을 갖는 절연성 필름인 TCP(Tape Carrier Package)의 그 디바이스 홀에서부터 돌출된 도체 리드선(14)과, 본 발명의 반도체 장치를 접속한 상태를 나타내는 단면도이다.
도체 리드선(14)은 상기 TCP 상에 배선된 도시하지 않은 도체 패턴에 전기적으로 접속되어 있다. 그리고, 도체 리드선(14)의 표면에는 Sn 도금이 되어 있다. 도 4에 도시한 바와 같이, 돌기 전극(6)의 표면에 형성된 치환 Au막(8) 위에는 무전해 Au막(9)이 형성되어 있고 그 두께는 1㎛ 이상이다.
상기 반도체 장치의 돌기 전극(6)과 도체 리드선(14)을 위치 정렬한 후에 열압착으로 이들을 전기적으로 접속한다. 상기 열압착은 온도를 약 500℃, 압력을 약 1200㎏/㎠로 하여 실시한다. 또한, 도체 리드선(14)의 Sn 도금 두께는 무전해 Au막(9)의 Au과 도체 리드선(14) 위의 Sn 도금과의 비율이 중량비로 Au : Sn=8 : 2가 되도록 조정한다. 상기한 비율로 함으로써, 돌기 전극(6)과 도체 리드선(14)과의 기계적인 접합 강도가 향상되기 때문에, 접합 상태도 안정화된다. 이 때문에, 돌기 전극(6)과 도체 리드선(14)과의 전기적인 접속을 보다 확실하게 할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 바람직하게는 돌기 전극 형성 공정에서 돌기 전극에 필요한 높이보다도 1 ∼ 2㎛ 정도 높게 형성하는 것이 바람직하다.
상기한 구성을 채용함으로써, 돌기 전극과 보호막 사이에 간극을 형성하는 에칭 공정에 있어서, 돌기 전극의 표면도 에칭되어 돌기 전극의 높이가 감소해도, 반도체 장치를 실장하는 경우에 필요한 반도체 기판과 다른 부재와의 스페이스를 확보할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 에칭 공정에 있어서 산성 용액을 이용하여 돌기 전극과 보호막 사이에 간극을 형성하는 구성이어도 무방하다.
이것에 의해서, 돌기 전극과 보호막 사이의 간극을 넓혀서 간극을 형성하는 에칭 공정을 바람직하게 실시할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 전극 패드가 Al 또는 Al을 주성분으로 하여 이루어지고, 상기 에칭 공정이 초산 또는 희초산을 이용하여 돌기 전극과 보호막 사이에 간극을 형성하는 것이어도 무방하다.
상기한 구성을 채용함으로써, 전극 패드를 형성하는 Al과 초산 또는 희초산과는 반응하지 않기 때문에, 상기 전극 패드는 에칭액에 의해서 녹지는 않는다. 따라서, 상기 에칭 공정에 있어서 오버 에칭한 경우에 상기 전극 패드가 소실되는 것을 막을 수 있다. 또한, 에칭액으로서 초산의 용액을 이용함으로써 상온에서 에칭을 실시할 수 있다.
또, 상기한 에칭 공정에서 이용되는 초산은 2%의 초산 수용액인 것이 바람직하다.
상기한 구성을 채용함으로써, 에칭 공정을 바람직하게 실시할 수 있다. 또, 2%의 초산 수용액을 이용하는 경우, 에칭 시간을 2분 정도로 하는 것이 바람직하다. 이와 같이, 에칭 시간을 엄밀히 관리함으로써 전극 패드와 돌기 전극과의 접합 부분에 에칭액이 유입되어 이들의 접합 면적을 감소시켜서, 이들 사이의 밀착 강도가 저하되는 것을 방지할 수 있다.
또한, 돌기 전극과 보호막 사이의 간극은 적어도 0.05㎛의 거리를 갖고 있는 것이 바람직하다.
이것에 의해서, 치환 Au 도금 공정에 있어서 치환 Au 도금액이 간극에 충분히 유입되어, 돌기 전극 표면의 보호막과 대향하는 영역에 결함이 없는 치환 Au막(막, Au막)을 형성하는 것이 가능해진다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기한 막이 Au막이어도 무방하다.
상기한 구성을 채용함으로써, 상기 돌기 전극의 전기적인 접속성을 향상시킬 수 있다. 즉, 전기적인 접속성에 우수한 반도체 장치를 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 도금 공정이 치환 Au 도금으로 상기 돌기 전극 상에 치환 Au막을 형성하는 치환 Au 도금 공정과, 상기 치환 Au 도금 공정 이후에 무전해 Au 도금으로 상기 치환 Au막 상에 무전해 Au막을 형성하는 무전해 Au 도금 공정을 포함하여 이루어지는 것이어도 무방하다.
상기한 구성에 의해, 상기 치환 Au 도금 공정에 있어서, 상기 돌기 전극과 상기 보호막 사이의 간극에 치환 Au 도금액이 용이하게 유입되기 때문에, 상기 돌기 전극 표면의 모든 영역에 결함없이 치환 Au막이 형성되게 된다. 따라서, 상기 무전해 Au 도금 공정에 있어서, 무전해 Au 도금액과 상기 전극 패드는 접촉하지 않기 때문에, 이들 사이의 반응은 발생하지 않는다. 즉, 상기 전극 패드가 상기 무전해 Au 도금액에 의해 에칭되지 않기 때문에, 상기 무전해 Au 도금을 장시간 실시할 수 있다.
또한, 상기 무전해 Au 도금 공정에 있어서 적어도 1㎛의 두께를 갖는 무전해 Au막을 형성하는 것이 바람직하다.
이것에 의해서, 돌기 전극의 전기적인 접속성을 더 높일 수 있다. 즉, 상기 돌기 전극과, 디바이스 홀을 갖는 절연성 필름인 TCP의 도체 리드선 단자 표면의 Sn을 Au-Sn의 열압착 접합으로 접합하는 것이 가능해진다.
또한, 본 발명의 반도체 장치는 반도체 기판 상의 전극 패드 표면에 돌기 전극이 형성되고, 그 전극 패드 표면의 상기 돌기 전극이 형성되어 있지 않은 영역이 보호막으로 덮어져 있어, 상기 돌기 전극 표면의 상기 보호막과 대향하는 영역에 상기 돌기 전극 표면을 덮는 막이 형성되어 있다.
종래의 반도체 장치에서는 상기 돌기 전극 표면의 상기 보호막과 대향하는 영역에 막이 형성되어 있지 않기 때문에, 예를 들면 이후에 무전해 Au 도금을 실시하는 경우에 전극 패드가 부식되거나 상기 돌기 전극이 무전해 도금으로 형성된 것인 경우에는, 그 돌기 전극으로부터 무전해 도금액이 유출됨으로써 반도체 장치의 신뢰성이 저하되어 있었다.
그러나, 본 발명의 반도체 장치는 상기 종래의 반도체 장치와는 달리, 돌기 전극의 표면에는 상기 보호막과 대향하는 영역을 포함하는 모든 영역에 막이 형성되어 있다. 따라서, 예를 들면 상기 돌기 전극에 무전해 Au 도금을 실시하는 경우에는 상기 돌기 전극 표면의 모든 영역에 형성된 막이 무전해 Au 도금액의 침입을 막기 때문에, 상기 돌기 전극과 상기 전극 패드와의 접합면에서 무전해 Au 도금액에 의한 전극 패드의 부식을 막을 수 있다.
또한, 본 발명의 반도체 장치는 상기한 막이 Au막이어도 무방하다.
이에 따라, 상기 돌기 전극의 전기적인 접속성을 향상시킬 수 있다. 이 때문에, 전기적인 접속성이 우수한 반도체 장치를 제공할 수 있다.
또한, 본 발명의 반도체 장치는 이방성 필름을 이용하여, 상기 돌기 전극과, 다른 반도체 장치의 돌기 전극, 절연 필름(Chip On Film), 기판 중 어느 하나를 전기적으로 접속해도 무방하다.
이것에 의해서, 돌기 전극의 전기적인 접속성을 높일 수 있다.
또한, 본 발명의 반도체 장치는 상기 돌기 전극 표면의 Au과, 도체 리드선 표면의 Sn 도금을 전기적으로 접속해도 무방하다.
상기한 구성을 채용함으로써, 돌기 전극과 도체 리드선 표면의 Sn을 Au-Sn의 열압착 접합으로 접합하는 것이 가능해지고, 돌기 전극의 전기적인 접속성을 더 높일 수 있다. 또, 상기 돌기 전극 표면의 Au과 도체 리드선 표면의 Sn 도금과의 중량비는 Au : Sn=8 : 2인 것이 바람직하다. 이에 따라, 돌기 전극과 도체 리드선과의 기계적인 접합 강도를 향상시켜서 접합 상태를 안정화할 수 있다. 또한, 돌기 전극과 도체 리드선과의 전기적인 접속을 보다 확실하게 할 수 있다.
발명의 상세한 설명에서 구체적으로 제시한 실시예는 어디까지나, 본 발명의 기술 내용을 명확히 한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것은 아니며, 본 발명의 정신과 후술하는 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.
따라서, 본 발명의 목적은, 돌기 전극의 표면에 결함이 없는 막을 형성하여 돌기 전극의 표면을 완전하게 막으로 덮음으로써, 전극 패드와 돌기 전극과의 밀착성이 양호하여 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1의 (a)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정 단면도로서, 반도체 기판 상에 형성된 전극 패드의 습식 에칭 공정을 설명하는 단면도.
도 1의 (b)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정 단면도로서, 전극 패드 상에 Zn막을 형성하는 공정을 설명하는 단면도.
도 1의 (c)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정 단면도로서, 전극 패드에 Ni 혹은 Ni 합금 도금을 실시하여 돌기 전극을 형성하는 공정을 설명하는 단면도.
도 1의 (d)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정 단면도로서, 에칭으로 보호막과 돌기 전극 사이에 간극을 형성하는 공정을 설명하는 단면도.
도 1의 (e)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정 단면도로서, 돌기 전극 표면에 치환 Au 도금을 실시하는 공정을 설명하는 단면도.
도 1의 (f)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정 단면도로서, 치환 Au막이 형성된 돌기 전극에 무전해 Au 도금을 실시하는 공정을 설명하는 단면도.
도 2는 본 발명의 반도체 장치를 2개 실장한 실장 형태를 나타내는 단면도.
도 3은 본 발명의 반도체 장치를 기판에 실장한 실장 형태를 나타내는 단면도.
도 4는 본 발명의 반도체 장치를 도체 리드선에 접속한 상태를 나타내는 단면도.
도 5의 (a)는 종래의 전극 패드 상에 무전해 도금법으로 돌기 전극을 형성하여 반도체 장치를 제조하는 방법을 나타내는 공정 단면도로서, 반도체 기판 상에 형성된 전극 패드 표면의 산화막을 제거하는 공정을 설명하는 단면도.
도 5의 (b)는 종래의 전극 패드 상에 무전해 도금법으로 돌기 전극을 형성하여 반도체 장치를 제조하는 방법을 나타내는 공정 단면도로서, 전극 패드 상에 Zn막을 형성하는 공정을 설명하는 단면도.
도 5의 (c)는 종래의 전극 패드 상에 무전해 도금법으로 돌기 전극을 형성하여 반도체 장치를 제조하는 방법을 나타내는 공정 단면도로서, 무전해 도금법으로 Ni 또는 Ni 합금으로 이루어지는 돌기 전극을 형성하는 공정을 설명하는 단면도.
도 5의 (d)는 종래의 전극 패드 상에 무전해 도금법으로 돌기 전극을 형성하여 반도체 장치를 제조하는 방법을 나타내는 공정 단면도로서, 무전해 도금법으로 돌기 전극 상에 Au막을 형성하는 공정을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 반도체 기판
2, 22 : 전극 패드
3, 23 : 산화막
4, 24 : 보호막
5, 25 : Zn막
6, 26 : 돌기 전극
7, 17, 27 : 간극
8, 9, 28 : Au막

Claims (17)

  1. 반도체 기판 상의 전극 패드 표면에 돌기 전극이 형성되고, 상기 전극 패드 표면에서 상기 돌기 전극이 형성되어 있지 않은 영역이 보호막으로 덮어져 이루어지는 반도체 장치의 제조 방법으로서,
    상기 전극 패드 상에 상기 돌기 전극을 형성하는 돌기 전극 형성 공정과,
    상기 돌기 전극 형성 공정 후에, 상기 돌기 전극 표면에서의 보호막과 대향하는 영역의 에칭을 행하여, 상기 돌기 전극과 상기 보호막의 사이를 넓히는 간극을 형성하는 에칭 공정과,
    상기 에칭 공정 후에, 상기 돌기 전극의 표면에 Au 막을 형성하는 도금 공정을 포함하고,
    상기 도금 공정은, 치환 Au 도금에 의해 상기 돌기 전극 상에 치환 Au 막을 형성하는 치환 Au 도금 공정과,
    상기 치환 Au 도금 공정 후에, 무전해 Au 도금에 의해 상기 치환 Au 막 상에 무전해 Au 막을 형성하는 무전해 Au 도금 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 돌기 전극이 Ni 또는 Ni를 주성분으로 하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 돌기 전극 형성 공정에서는, 상기 돌기 전극을 필요로 하는 높이보다도 1 ∼ 2㎛ 높게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 에칭 공정은 산성 용액을 이용하여 상기 돌기 전극과 상기 보호막 사이에 간극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 간극은 적어도 0.05㎛의 거리를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 전극 패드가 Al 또는 Al을 주성분으로 하고 있고, 상기 에칭 공정이 초산 또는 희초산을 이용하여 상기 돌기 전극과 상기 보호막 사이에 간극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 에칭 공정에서 이용되는 초산이 2%의 초산 수용액인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 막이 Au막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 무전해 Au 도금 공정에서는, 돌기 전극의 표면에 적어도 1.0㎛의 두께를 갖는 무전해 Au막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판 상의 전극 패드 표면에 돌기 전극이 형성되고, 상기 전극 패드 표면에서 상기 돌기 전극이 형성되어 있지 않은 영역이 보호막으로 덮어져 있고,
    상기 돌기 전극 표면에서의 상기 보호막과 대향하는 영역에, 상기 돌기 전극을 덮는 Au 막이 형성됨으로써, 상기 돌기 전극 표면에서의 상기 영역과 보호막과의 사이의 간극이 매립되고,
    상기 Au 막은, 치환 도금에 의해 형성된 치환 Au 막, 및 무전해 도금에 의해형성된 무전해 Au 막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. 제11항에 있어서,
    이방성 필름에 의해서, 상기 돌기 전극과, 다른 반도체 장치의 돌기 전극, 절연 필름 및 기판 중 어느 하나가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 돌기 전극 표면의 Au과 도체 리드선 표면의 Sn 도금이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 돌기 전극은 Ni 또는 Ni를 주성분으로 하는 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서,
    상기 Au 막은, 1.0㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  17. 제11항에 있어서,
    상기 간극으로서의, 상기 돌기 전극 표면과 상기 보호막 표면 사이의 거리는 0.05㎛ 이상인 것을 특징으로 하는 반도체 장치.
KR10-2001-0064220A 2000-12-22 2001-10-18 반도체 장치 및 그 제조 방법 KR100486806B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000391548A JP3679001B2 (ja) 2000-12-22 2000-12-22 半導体装置およびその製造方法
JPJP-P-2000-00391548 2000-12-22

Publications (2)

Publication Number Publication Date
KR20020051818A KR20020051818A (ko) 2002-06-29
KR100486806B1 true KR100486806B1 (ko) 2005-05-03

Family

ID=18857665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0064220A KR100486806B1 (ko) 2000-12-22 2001-10-18 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6747351B2 (ko)
JP (1) JP3679001B2 (ko)
KR (1) KR100486806B1 (ko)
TW (1) TW508745B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006200925A (ja) * 2005-01-18 2006-08-03 Denso Corp 圧力センサ
TWI353645B (en) * 2008-04-03 2011-12-01 Wei Hua Lu Tin processing method for copper pads of wafer
JP4605409B2 (ja) * 2008-08-21 2011-01-05 上村工業株式会社 アルミニウム又はアルミニウム合金の表面処理方法
JP6100569B2 (ja) * 2013-03-21 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6940739B2 (ja) * 2016-03-17 2021-09-29 日亜化学工業株式会社 発光素子及び発光素子の製造方法
CN110034016B (zh) * 2019-03-25 2022-03-29 华中科技大学 一种半导体芯片正面铝层可焊化方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4970571A (en) * 1987-09-24 1990-11-13 Kabushiki Kaisha Toshiba Bump and method of manufacturing the same
JPH10256258A (ja) * 1997-03-11 1998-09-25 Matsushita Electric Ind Co Ltd 半導体装置の突起電極形成方法
US6028011A (en) * 1997-10-13 2000-02-22 Matsushita Electric Industrial Co., Ltd. Method of forming electric pad of semiconductor device and method of forming solder bump
JP2000269259A (ja) * 1999-03-18 2000-09-29 Seiko Epson Corp 半導体素子の突起電極構造およびその形成方法
KR20010019775A (ko) * 1999-08-30 2001-03-15 윤덕용 무전해도금법을 이용한 전도성 폴리머 플립칩 접속용 범프 형성방법 및 용도

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949224A (en) * 1985-09-20 1990-08-14 Sharp Kabushiki Kaisha Structure for mounting a semiconductor device
JPH047839A (ja) * 1990-04-25 1992-01-13 Seiko Epson Corp 集積回路の製造方法
EP0791960A3 (en) * 1996-02-23 1998-02-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
JP3326466B2 (ja) * 1996-10-15 2002-09-24 松下電器産業株式会社 半導体素子の電極形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4970571A (en) * 1987-09-24 1990-11-13 Kabushiki Kaisha Toshiba Bump and method of manufacturing the same
JPH10256258A (ja) * 1997-03-11 1998-09-25 Matsushita Electric Ind Co Ltd 半導体装置の突起電極形成方法
US6028011A (en) * 1997-10-13 2000-02-22 Matsushita Electric Industrial Co., Ltd. Method of forming electric pad of semiconductor device and method of forming solder bump
JP2000269259A (ja) * 1999-03-18 2000-09-29 Seiko Epson Corp 半導体素子の突起電極構造およびその形成方法
KR20010019775A (ko) * 1999-08-30 2001-03-15 윤덕용 무전해도금법을 이용한 전도성 폴리머 플립칩 접속용 범프 형성방법 및 용도

Also Published As

Publication number Publication date
US6747351B2 (en) 2004-06-08
KR20020051818A (ko) 2002-06-29
US20020081843A1 (en) 2002-06-27
TW508745B (en) 2002-11-01
JP3679001B2 (ja) 2005-08-03
JP2002190491A (ja) 2002-07-05

Similar Documents

Publication Publication Date Title
JP3886712B2 (ja) 半導体装置の製造方法
JP3949505B2 (ja) 接続端子及びその製造方法並びに半導体装置及びその製造方法
KR910006949B1 (ko) 범프 및 그 형성방법
EP0382080A2 (en) Bump structure for reflow bonding of IC devices
US6686660B2 (en) Semiconductor device
KR100551576B1 (ko) 반도체 장치 및 그 제조방법
KR100486806B1 (ko) 반도체 장치 및 그 제조 방법
KR100362866B1 (ko) 반도체장치의 제조방법
JP3274381B2 (ja) 半導体装置の突起電極形成方法
JP4196314B2 (ja) Ｎｉ電極層の形成方法
JP2001244289A (ja) 半導体装置およびその製造方法
JP3326466B2 (ja) 半導体素子の電極形成方法
JP4038985B2 (ja) 半導体装置用テープキャリア
JPH04318935A (ja) 電極およびその製造方法およびその接続方法
JPH11219967A (ja) 半導体素子の電極構造および電極形成方法
JP2839513B2 (ja) バンプの形成方法
JPH05335315A (ja) 電極の製造方法
KR940007289B1 (ko) 반도체 장치를 제조하는 방법
JPH03165590A (ja) セラミック配線回路板およびその製造方法
JPH0582524A (ja) 電極の製造方法およびその接続方法
JP5013183B2 (ja) 半導体装置用テープキャリアの製造方法
WO1997015070A2 (en) Fabrication method and contact bump structure for high-density surface-mount connections of solid-state device chips
JPH04106931A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee