JP2000269259A - 半導体素子の突起電極構造およびその形成方法 - Google Patents
半導体素子の突起電極構造およびその形成方法Info
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Abstract
にダメージに与えないようにする。 【解決手段】実装の際に加圧による半導体素子又は基板
の膜にダメージに与えないようにするため、突起電極を
構成するメッキ膜中に弾性のあるボールに金属を被覆し
た導電性ボールを含有させた。
Description
特にチップオンガラス(COG)などの実装に用いる半
導体素子の突起電極構造およびその形成方法に関するも
のである。
以下に示すようなものがあった。図2は従来の半導体素
子の実装状態を示す図である。半導体素子21の電極2
2に形成したAuの突起電極23をガラス基板24など
の上の基板電極パッド25に圧着し接着樹脂26などで
固定することで半導体素子21とガラス基板24上の電
極パッド25間を接続するものである。以上に述べた例
に用いられるAuの突起電極23は一般的にスタッドバ
ンプ法あるいは電解メッキ法により形成される。スタッ
ドバンプ法はAuワイヤーを半導体素子の電極パッド上
に付着させながらボールを形成し接合する。次にボール
から数十μmの位置でワイヤーを切って突起を形成する
ものである。また図3にかかる従来の電解メッキ法を用
いたAu突起電極形成工程の一例を示す。図3(a)に
示すように半導体素子31にAl電極32を形成し周囲
を絶縁膜33で被覆する。同図(b)に示すように突起
金属の密着性の確保、金属の拡散防止およびメッキ用電
極のために気相法によりTi、W、Au薄膜層34を半
導体素子上に形成する。ついで同図(c)に示すように
感光性レジスト膜35を形成し、フォトリソグラフィに
より突起電極を形成する個所を露出する。さらに同図
(d)に示すように電解メッキによりAuの突起電極3
6を形成する。最後に同図(e)に示すように感光性レ
ジストを剥離し、不要個所のTi、W、Au薄膜層をエ
ッチングにより除去しAuの突起電極を形成する。しか
しながらこのようにして形成されるAuの突起電極は電
解メッキを用いるためにフォトリソグラフィ工程および
メッキ用電極の形成、エッチング工程が必要である。ま
たAu自体の価格も高価なためコストダウンの点で不利
である。この問題を解消するために、電解メッキを用い
ない無電解メッキ法が提案されている。図4は上記無電
解メッキ法による突起電極形成の一例である。図4
(a)に示すように半導体素子41にAl電極42を形
成し周囲を絶縁膜43で被覆する。同図(b)に示すよ
うに無電解メッキ形成のための前処理としてジンケート
処理を行いAl表面をZn44で置換する。ついで同図
(c)に示すように無電解Niメッキ液に浸漬しNi突
起電極45を形成する。さらに同図(d)に示すように
無電解Auメッキ液に浸漬しNiメッキ上にAu薄膜4
6を形成する。
ッキ用の電極が不要であり、フォトリソグラフィ工程も
不要になりコストダウンが可能となる。しかし、上記し
た従来技術には以下に示すような欠点がある。通常の突
起電極は5〜10%のメッキ厚ばらつきをもっており、
チップオンガラス(COG)等への実装の際、すべての
突起電極に過大な圧力を加えて突起電極の一部部分もし
くは全体を塑性変形させて接続しなければならない。こ
の場合Auの突起電極はAuの硬度が低いため(50〜
70HV)容易に可塑変形する。しかしNiの突起電極
は非常に硬度が高いため(500〜700HV)塑性変
形がAuと比べると容易ではない。そのため実装の際、
半導体素子あるいは基板の膜にダメージを与えるという
問題があった。また無電解Niメッキの厚膜突起を無電
解Auメッキの厚膜突起に置き換えるには、現在実用化
されている無電解Auメッキのメッキスピードが非常に
遅いため突起電極厚膜形成には向かないという問題があ
った。
記の課題を解決し、低コストでチップオンガラス(CO
G)などの実装に用いる際、加圧による半導体素子ある
いは基板の膜にダメージを与えない半導体素子の突起電
極構造およびその形成方法の提供を目的とするところで
ある。
題を解決するためのもので、以下の手段からなる。
の電極上に金属メッキ法により形成される突起電極にお
いて、該電極上の該突起電極を形成するメッキ金属中に
弾性のあるボールに金属を被覆した導電性ボールと該メ
ッキ金属の共存する層が形成されることを特徴とする。
また該突起電極の該メッキ金属中に該導電性ボールと該
メッキ金属の共存する層が少なくとも該導電性ボールの
直径よりも厚く形成され、さらに突起電極の膜厚バラツ
キ量よりも厚く形成されることを特徴とする。すなわち
突起電極の膜厚にバラツキがあっても、弾性のある導電
性ボールにより加圧接続したときの応力による変形が可
能であり、小さな過重でも良好に電極の接続が得られる
ため、半導体素子と基板側の電極パッドへのダメージを
低減すことができる。さらに該導電性ボールと金属メッ
キが共存する層を該導電性ボールの直径よりも厚く積層
することで、加圧接続したときの応力を突起電極表面で
均一に受けることが可能であり一部部だけ応力が集中す
ることがない。さらに突起電極の膜厚バラツキ量よりも
厚く形成することで膜厚バラツキを吸収する変形が可能
である。また導電性のボールを使用することでボールが
密に配列してもボール間は導通されるために電気的な劣
化がない。さらに該導電性ボールが無電解メッキ法によ
りNi、Au、Cuなどの金属が被覆された樹脂からな
ることを特徴とする。すなわち高分子系の樹脂粒子に金
属を被覆するため、熱膨張、圧着接合時の寸法変化に対
して弾性変形範囲が広く接続部材として適している。被
覆する金属は限定しないが、突起電極形成のメッキ金属
と同種の金属を用いたほうが密着性の点で望ましい。ま
たボールは球形または擬似球形であることが望ましい。
さらに該突起電極の金属メッキが無電解メッキ法により
形成されたNiからなり、さらに該Niメッキ上に無電
解メッキ法で形成されたAuの薄膜メッキが積層される
ことを特徴とする。すなわち無電解メッキ法を用いるこ
とでメッキ用の電極が不要であり、フォトリソグラフィ
工程も不要になりコストダウンが可能となる。また無電
解メッキでは導電性ボールを分散した際にボールにメッ
キが析出しづらい条件を使用することが望ましい。また
突起電極の金属材料として無電解Niメッキを用いるこ
とで、ピンホールの発生が少なく耐食性が良くなる。さ
らに膜厚のコントロール性が良く均一な表面が得られ
る。またNiメッキ厚膜上にAuメッキ薄膜を積層する
ことで実装する基板側の接続部分との密着性確保が容易
であり、Auを薄膜とすることで無電解Auメッキ時間
を短縮することができる。さらに電極の周囲に絶縁膜が
形成さた半導体素子の電極上に金属メッキ法により形成
される突起電極において、該突起電極が(a)該電極上
の第1の該金属メッキ層からなり、(b)さらに該金属
メッキ上に弾性のあるボールに金属を被覆した導電性ボ
ールと該金属メッキの共存する第2の層からなり、
(c)さらに該導電性ボールと金属メッキの共存する層
上に該金属メッキの第3の層からなり、(d)さらに接
続する基板の電極部分と密着性の良い金属メッキが該金
属メッキ上に第4の層からなることを特徴とする。すな
わち(a)の金属メッキを行うことで突起電極と半導体
素子の電極との密着性が確保され、(b)の導電性ボー
ルと金属メッキが共存する層を形成することで実装時の
圧着の際の均一な応力の吸収が可能になる。(c)で再
び(a)と同様の金属メッキを行うことで導電性ボール
と金属メッキが共存する層表面の凹凸を平坦化し、さら
に(d)で形成する金属メッキとの密着性が確保され
る。ここで実装する基板の電極部分との密着性がよい金
属メッキを(a)および(c)で積層する金属メッキと
して使用した場合は(d)の工程を省略してもかまわな
い。(b)の導電性ボールメッキ層を積層する厚さは上
記方法にて作製した突起電極の高さバラツキにより、突
起電極の高さバラツキよりも厚く形成することが望まし
い。また(a)および(c)の金属メッキ層は接触金属
との密着性が得られる厚さがあればよいが、1μmから
5μmが望ましい。さらに電極の周囲に絶縁膜が形成さ
た半導体素子の電極上に金属メッキ法により形成される
突起電極において、(a)弾性のあるボールに金属を被
覆した導電性ボールを該突起電極を形成するための金属
メッキ液中に分散し、(b)さらに該電極上に該メッキ
金属と該導電性ボールを共析させて該メッキ金属中に導
電性ボールとメッキ金属が共存する層を形成した突起電
極を形成することを特徴とする。すなわち(a)におい
てあらかじめ導電性ボールを金属メッキ液中に分散する
ことで(b)において突起電極として導電性ボールとメ
ッキ金属が共存する層を容易にしかも均一に形成でき
る。また導電性ボールのメッキ液へ分散量あるいはメッ
キ液の組成を変更することで容易に導電性ボールの共析
量を制御できる。さらに電極の周囲に絶縁膜が形成さた
半導体素子の電極上に金属メッキ法により形成される突
起電極において、該電極上に(a)無電解メッキ法によ
り第1の該金属メッキを積層する工程、(b)第1の該
金属メッキ上に該無電解メッキ浴中に該導電性ボールを
分散し該金属メッキと該導電性ボールを共析させて該導
電性ボールと該金属メッキが共存する第2の層を形成す
る工程、(c)第2の該導電性ボールと該金属メッキが
共存する層上に無電解メッキ法により該金属メッキの第
3の層を積層する工程、(d)接続する基板の電極部分
と密着性の良い金属を無電解メッキ法により第3の該金
属メッキ上に第4の層として形成する工程を特徴とす
る。すなわち(a)、(b)、(c)および(d)の工
程をすべて無電解メッキ法を用いて形成することでメッ
キ用の電極が不要であり、フォトリソグラフィ工程も不
要になりコストダウンが可能となる。
起電極形成方法を発明し、低コストで加圧によるダメー
ジのないチップオンガラス(COG)などの実装に用い
る半導体素子の突起電極構造およびその形成方法の提供
に成功した。
て図面に基づき実施例を挙げて説明する。
するための半導体素子の突起電極構造およびその形成方
法の作製工程である。まず同図(a)に示すように半導
体素子10上にAlを気相法により形成しフォトリソグ
ラフィを用い幅100μm、長さ100μm、厚み1μ
mのAl電極11を形成する。設計するチップにより電
極部大きさは自由に変更できる。その上に気相法により
SiO2またはSiON膜等の絶縁膜12を2000オ
ングストローム程度成長させ、フォトリソグラフィを用
いてエッチングしAl電極の周囲に絶縁膜12を形成す
る。次に同図(b)に示すように無電解メッキ形勢のた
めの前処理としてジンケート処理を行いAl電極表面1
1をZnで置換する。その後無電解Niメッキ液(硫酸
ニッケル21g/L、乳酸28g/L、プロピオン酸2
g/L、次亜リン酸ナトリウム21g/L:90℃)に
浸漬し、第1のNiメッキ層13を厚さ5μm析出す
る。ついで同図(c)に示すように弾性のある導電性ボ
ール(スチレン系粒子:平均粒子直径1μm、被覆メッ
キ:Ni)を分散した無電解Niメッキ液(硫酸ニッケ
ル21g/L、乳酸28g/L、プロピオン酸2g/
L、次亜リン酸ナトリウム21g/L、界面活性剤:9
0℃)に浸漬し、メッキ浴をプロペラ等で攪拌し導電性
ボールを均一に共析させ、導電性ボール14を均一に取
り込んだ第2のNiおよび導電性ボール共析メッキ層1
5を5μmの厚さに形成する。さらに同図(d)に示す
ように無電解Niメッキ液(硫酸ニッケル21g/L、
乳酸28g/L、プロピオン酸2g/L、次亜リン酸ナ
トリウム21g/L:90℃)に浸漬し、第3のNiメ
ッキ層16を厚さ5μm析出する。最後に同図(e)に
示すように無電解Auメッキ液(ジシアノ金酸カリウム
6g/L、シアン化カリウム13g/L、水酸化カリウ
ム11g/L、水素化ホウ素カリウム22g/L:温度
75℃)に浸漬し第3のNiメッキ上にAu薄膜17を
1μm形成する。以上の方法により突起電極形成を行っ
た。さらにこの方法を用いて突起電極を形成した半導体
チップ(突起電極200個/1半導体チップ)の突起電
極膜厚バラツキは5μmであり、この半導体チップ(1
00チップ)をチップオンガラス(COG)の実装を行
ったところ、圧着による基板へのダメージ、接続不良は
認められなかった。以上の方法により低コストで加圧に
よるダメージのないチップオンガラス(COG)などの
実装に用いる半導体素子の突起電極構造およびその形成
方法の提供に成功した。
体素子のAl電極上に無電解メッキ形成のための前処理
としてジンケート処理を行い、Al電極表面をZnで置
換する。その後無電解Niメッキ液(硫酸ニッケル21
g/L、乳酸28g/L、プロピオン酸2g/L、次亜
リン酸ナトリウム21g/L:90℃)に浸漬し、第1
のNiメッキ層を厚さ2μm析出する。ついで弾性のあ
る導電性ボール(スチレン系粒子:平均粒子直径1μ
m、被覆メッキ:Ni)を分散した無電解Niメッキ液
(硫酸ニッケル21g/L、乳酸28g/L、プロピオ
ン酸2g/L、次亜リン酸ナトリウム21g/L、界面
活性剤:90℃)に浸漬し、メッキ浴をプロペラ等で攪
拌し導電粒子を均一に共析させ、導電性ボールを均一に
取り込んだ第2のNiおよび導電性ボール共析メッキ層
を10μmの厚さに形成する。さらに無電解Niメッキ
液(硫酸ニッケル21g/L、乳酸28g/L、プロピ
オン酸2g/L、次亜リン酸ナトリウム21g/L:9
0℃)に浸漬し、第3のNiメッキ層16を厚さ2μm
析出する。最後に無電解Auメッキ液(ジシアノ金酸カ
リウム6g/L、シアン化カリウム13g/L、水酸化
カリウム11g/L、水素化ホウ素カリウム22g/
L:温度75℃)に浸漬し第3のNiメッキ上にAu薄
膜を1μm形成する。以上の方法により突起電極形成を
行った。さらにこの方法を用いて突起電極を形成した半
導体チップ(突起電極200個/1半導体チップ)の突
起電極膜厚バラツキは5μmであり、この半導体チップ
(100チップ)をチップオンガラス(COG)の実装
を行ったところ、圧着による基板へのダメージ、接続不
良は認められなかった。以上の方法により低コストで加
圧によるダメージのないチップオンガラス(COG)な
どの実装に用いる半導体素子の突起電極構造およびその
形成方法の提供に成功した。
体素子のAl電極上に無電解メッキ形成のための前処理
としてジンケート処理を行い、その後無電解Niメッキ
液(硫酸ニッケル21g/L、乳酸28g/L、プロピ
オン酸2g/L、次亜リン酸ナトリウム21g/L:9
0℃)に浸漬し、Niメッキ層を厚さ15μm析出す
る。無電解Auメッキ液(ジシアノ金酸カリウム6g/
L、シアン化カリウム13g/L、水酸化カリウム11
g/L、水素化ホウ素カリウム22g/L:温度75
℃)に浸漬しNiメッキ上にAu薄膜を1μm形成す
る。以上の方法により突起電極形成を行った。さらにこ
の方法を用いて突起電極を形成した半導体チップ(突起
電極200個/1半導体チップ)の突起電極膜厚バラツ
キは5μmであり、この半導体チップ(100チップ)
をチップオンガラス(COG)の実装を行ったところ、
圧着による基板へのダメージ、接続不良が認められた。
体素子のAl電極上に無電解メッキ形成のための前処理
としてジンケート処理を行い、Al電極表面をZnで置
換する。その後無電解Niメッキ液(硫酸ニッケル21
g/L、乳酸28g/L、プロピオン酸2g/L、次亜
リン酸ナトリウム21g/L:90℃)に浸漬し、第1
のNiメッキ層を厚さ8μm析出する。ついで弾性のあ
る導電性ボール(スチレン系粒子:平均粒子直径1μ
m、被覆メッキ:Ni)を分散した無電解Niメッキ液
(硫酸ニッケル21g/L、乳酸28g/L、プロピオ
ン酸2g/L、次亜リン酸ナトリウム21g/L、界面
活性剤:90℃)に浸漬し、メッキ浴をプロペラ等で攪
拌し導電粒子を均一に共析させ、導電性ボールを均一に
取り込んだ第2のNiおよび導電性ボール共析メッキ層
を2μmの厚さに形成する。さらに無電解Niメッキ液
(硫酸ニッケル21g/L、乳酸28g/L、プロピオ
ン酸2g/L、次亜リン酸ナトリウム21g/L:90
℃)に浸漬し、第3のNiメッキ層16を厚さ5μm析
出する。最後に無電解Auメッキ液(ジシアノ金酸カリ
ウム6g/L、シアン化カリウム13g/L、水酸化カ
リウム11g/L、水素化ホウ素カリウム22g/L:
温度75℃)に浸漬し第3のNiメッキ上にAu薄膜を
1μm形成する。以上の方法により突起電極形成を行っ
た。さらにこの方法を用いて突起電極を形成した半導体
チップ(突起電極200個/1半導体チップ)の突起電
極膜厚バラツキは5μmであり、この半導体チップ(1
00チップ)をチップオンガラス(COG)の実装を行
ったところ、圧着による基板へのダメージ、接続不良が
認められた。
起電極構造および形成方法によれば、突起電極を弾性の
ある導電性ボールと金属メッキが共存する層で形成する
ため、突起電極に高さバラツキがあっても実装時に加圧
接続した場合、応力による変形が可能である。また無電
解メッキ法用いて突起電極を形成することで電解メッキ
用の電極形成とフォトリソグラフィ工程をなくすこと可
能である。これにより低コストで加圧によるダメージの
ないチップオンガラス(COG)などの実装に用いる半
導体素子の突起電極構造およいびその形成方法の提供が
可能になった。
を形成する方法を説明するための図。
図。
形成する方法を説明するための図。
形成する方法を説明するための図。
Claims (7)
- 【請求項1】 電極の周囲に絶縁膜が形成さた半導体素
子の電極上に金属メッキ法により形成される突起電極に
おいて、該電極上の該突起電極を形成するメッキ金属中
に弾性のあるボールに金属を被覆した導電性ボールと該
メッキ金属の共存する層が形成されることを特徴とする
半導体素子の突起電極構造。 - 【請求項2】 該突起電極の該メッキ金属中に該導電性
ボールと該メッキ金属の共存する層が少なくとも該導電
性ボールの直径よりも厚く形成され、さらに突起電極の
膜厚バラツキ量よりも厚く形成されることを特徴とする
請求項1記載の半導体素子の突起電極構造。 - 【請求項3】 該導電性ボールが無電解メッキ法により
Ni、Au、Cuなどの金属が被覆された樹脂からなる
ことを特徴とする請求項1および請求項2記載の半導体
素子の突起電極構造。 - 【請求項4】 該突起電極の金属メッキが無電解メッキ
法により形成されたNiからなり、さらに該Niメッキ
上に無電解メッキ法で形成されたAuの薄膜メッキが積
層されることを特徴とする請求項1、請求項2および請
求項3記載の半導体素子の突起電極構造。 - 【請求項5】 電極の周囲に絶縁膜が形成さた半導体素
子の電極上に金属メッキ法により形成される突起電極に
おいて、該突起電極が(a)該電極上の第1の該金属メ
ッキ層からなり、(b)さらに該金属メッキ上に弾性の
あるボールに金属を被覆した導電性ボールと該金属メッ
キの共存する第2の層からなり、(c)さらに該導電性
ボールと金属メッキの共存する層上に該金属メッキの第
3の層からなり、(d)さらに接続する基板の電極部分
と密着性の良い金属メッキが該金属メッキ上に第4の層
からなることを特徴とする請求項1記載の半導体素子の
突起電極構造。 - 【請求項6】 電極の周囲に絶縁膜が形成さた半導体素
子の電極上に金属メッキ法により形成される突起電極の
形成方法において、(a)弾性のあるボールに金属を被
覆した導電性ボールを該突起電極を形成するための金属
メッキ液中に分散し、(b)さらに該電極上に該メッキ
金属と該導電性ボールを共析させて該メッキ金属中に導
電性ボールとメッキ金属が共存する層を形成した突起電
極を形成することを特徴とする半導体素子の突起電極形
成方法。 - 【請求項7】 電極の周囲に絶縁膜が形成さた半導体素
子の電極上に金属メッキ法により形成される突起電極の
形成方法において、該電極上に(a)無電解メッキ法に
より第1の該金属メッキを積層する工程、(b)第1の
該金属メッキ上に該無電解メッキ浴中に該導電性ボール
を分散し該金属メッキと該導電性ボールを共析させて該
導電性ボールと該金属メッキが共存する第2の層を形成
する工程、(c)第2の該導電性ボールと該金属メッキ
が共存する層上に無電解メッキ法により該金属メッキの
第3の層を積層する工程、(d)接続する基板の電極部
分と密着性の良い金属を無電解メッキ法により第3の該
金属メッキ上に第4の層として形成する工程を特徴とす
る請求項6記載の半導体素子の突起電極形成方法。
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JP2000269259A true JP2000269259A (ja) | 2000-09-29 |
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