KR100362866B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

반도체기판상에, 배선층 및 능동소자를 갖고, 배선층 및 능동소자가 보호막에 의해 보호되고, 배선층과 전기적으로 접속된 Al 전극패드상의 보호막의 구멍부에, 외부와의 접속을 위한 돌기전극이 제공되는 반도체장치의 제조방법은: 상기 Al 전극패드의 표면에 형성된 표면산화막을 스퍼터링에 의해 제거하는 공정; 제 1 금속을 Al 전극패드를 구성하는 Al과 치환함에 의해 Al 전극패드상에 제 1 금속막을 퇴적하는 공정; 및 제 1 금속을 제 2 금속과 치환함에 의해 제 1 금속막상에 상기 돌기전극을 구성하는 제 2 금속막을 퇴적하고, 자기촉매반응을 이용하여 무전해도금에 의해 돌기전극을 형성하는 공정을 포함한다.

Description

반도체장치의 제조방법{PROCESS OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 제조방법에 관한 것으로, 더 구체적으로는, Al 전극패드와 외부와의 접속을 위한 Al 전극패드상의 돌기전극의 형성방법에 관한 것이다.
현재, Al 전극패드와 외부와의 접속을 위해 돌기전극을 형성하는 방법중 하나로서, 무전해도금법을 들 수 있다. 무전해도금법의 경우, 전해도금법과 비교하여, 스퍼터링공정, 포토리소그라피공정 및 에칭공정이 생략될 수 있으므로, 제조 비용이 감소될 수 있어 주목받고 있다.
그러나, Al 전극패드상에 표면산화막이 있는 경우, 원하는 형상의 돌기전극을 형성하는 것이 곤란해 진다. 이로 인해, 돌기전극의 접속의 신뢰성이 저하한다. 따라서, 무전해도금을 실행하는 경우, 도금 전에 실행되는 처리로서 Al 전극패드상의 표면산화막의 제거가 중요하다. Al 전극패드상에 표면산화막이 남은 상태로, 무전해도금의 전처리(Zn을 포함하는 용액에서 실행되는 처리)가 실행되면, Al과 Zn 사이의 치환이 균일하고 조밀하게 실행될 수 없다. 이로 인해, 무전해도금이 실행될 때 돌기전극을 구성하고 Zn과 치환하는 Ni 또는 Ni 합금의 핵(核)이 조잡하게 퇴적된다. 조잡하게 퇴적된 Ni 또는 Ni 합금은 밀착강도도 약하다. 또한, 조잡한 퇴적으로 인해, 외부로부터 침입된 불순물로 인한 부식 등의 문제가 발생하고 신뢰성이 낮아진다.
이러한 문제에 대해, 일본국 공개 특허 공보 제 97-326395호에서, Al 전극패드상의 표면산화막을 제거하는 예로서, 수산화나트륨, 인산 등의 용액을 사용하여 표면산화막이 용해되는 방법이 있다.
또한, 일본국 공개 특허 공보 제 97-306871호에서, 스퍼터링에 의해 Al 전극패드상의 표면산화막이 제거되고, 불활성 분위기에서 직접 Ni 도금이 실행되는 방법을 제안하고 있다.
도 4(a) 내지 (d)는, 일본국 공개 특허 공보 제 97-326395호에 개시된 용액을 사용하여, Al 전극패드상의 표면산화막이 제거된 후, 돌기전극이 형성되는 경우의 각 제조공정에서의 구조의 단면도이다. 이 방법이 사용되고 있지만, 용액(에천트)의 수명 및 사용회수에 의한, Al 전극패드의 에칭량의 격차가 발생하는 문제가 있다. 이 경우, 스퍼터링에 의해 형성된 Al 전극패드상의 에칭 레이트의 차이로 인한 에칭량의 격차가 발생하는 문제도 있다. 이들 문제로 인해, 도 4(b)에 도시된 바와 같이, 부분적으로 Al 전극패드(22)상에 표면산화막(23)이 남는다. 그 결과, 도 4(c)에 도시된 바와 같이, 무전해 Ni 또는 Ni 합금 도금을 퇴적시키기 위한, 전처리인 Al과 Zn 사이의 치환반응이, 균일하고 조밀하게 실행되지 않는다. 따라서, Zn 막(25)의 퇴적에 격차가 발생한다.
다음, 무전해 Ni 또는 Ni 합금 도금처리가 실행된다. 이 도금처리는, 핵이 되는 Ni 또는 Ni 합금이 Zn과의 치환반응에 의해 형성된 후, 핵이 되는 Ni 또는 Ni 합금을 핵으로서 Ni 또는 Ni 합금이 자기퇴적되는 사실로 이루어진다. 그러나, Zn 막(25)의 퇴적이 분산되기 때문에, 핵이 되는 Ni 또는 Ni 합금의 퇴적도 조잡해져, 격차가 발생한다. 따라서, 도 4(d)에 도시된 바와 같이, 표면에 요철을 갖는 Ni 또는 Ni 합금의 돌기전극(26)이 형성된다. 또한, Ni 또는 Ni 합금의 자기퇴적으로 인해, 돌기전극은 막 두께가 두꺼워지지만, 핵이 되는 Ni 또는 Ni 합금이 조잡해지기 때문에, 그레인 사이즈도 커져, 그레인 경계들 사이에 틈이 발생한다. 이 틈으로 인해, 다음 도금공정에서의 도금액 또는 불순물의 침입에 의해 부식이 발생하여, 신뢰성이 낮아진다.
또한, 핵이 되는 Ni 또는 Ni 합금부가 조잡하기 때문에, Al 전극패드와 돌기전극 사이의 밀착력도 약하다. 도 4(a)는 Al 전극패드상에 표면산화막이 존재하는 상태를 나타낸다.
또한, 일본국 공개 특허 공보 제 97-306871호에 개시된 바와 같이, 스퍼터링에 의해 Al 전극패드상의 표면산화막이 제거된 후, Al 전극패드상에 직접 Ni 도금이 되어 돌기전극을 형성하는 경우, Al 전극패드상의 표면산화막의 재형성을 완전히 방지해야 할 필요가 있다. 이로 인해, 스퍼터링에 의해 Al 전극패드상의 표면산화막이 제거된 후, 시료가 직접 불활성 분위기로 이동되어, 연속적으로 도금공정을 실행해야 한다. 이는, 대규모 장치의 제공이 필요하게 됨을 의미한다.
본 발명에 의하면, 반도체기판상에, 배선층 및 능동소자를 갖고, 배선층 및 능동소자가 보호막에 의해 보호되고, 배선층과 전기적으로 접속된 Al 전극패드상의 보호막의 구멍부에, 외부와의 접속을 위한 돌기전극이 제공되는 반도체장치의 제조방법으로서:
상기 Al 전극패드의 표면에 형성된 표면산화막을 스퍼터링에 의해 제거하는 공정;
제 1 금속을 Al 전극패드를 구성하는 Al과 치환함에 의해 Al 전극패드상에 제 1 금속막을 퇴적하는 공정; 및
제 1 금속을 제 2 금속과 치환함에 의해 제 1 금속막상에 상기 돌기전극을 구성하는 제 2 금속막을 퇴적하고, 자기촉매반응을 이용하여 무전해도금에 의해 돌기전극을 형성하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 상기 목적 및 다른 목적은 이하의 상세한 설명으로 더 명백해질 것이다. 그러나, 본 발명의 정신 및 범위내의 다양한 변화 및 변경은 상세한 설명으로부터 당업자들에게 명백하게 되기 때문에, 본 발명의 바람직한 실시예를 나타내는, 하기의 상세한 설명 및 구체예들은 단지 설명을 위해 제공되는 것임을 이해하기 바란다.
도 1(a) 내지 1(d)는 본 발명에 따른 반도체장치의 제조방법의 돌기전극의 형성공정을 나타내는 개략적인 단면도;
도 2(a) 및 2(b)는 각각 도 1(d)에 도시된 돌기전극의 상면에 Au 막이 형성된 상태 및 이방성 도전성막에 의해 Au 막이 도체패턴과 전기적으로 접속된 상태의 반도체장치의 개략적인 단면도;
도 3(a) 및 3(b)는 도 2(a)에 도시된 Au 막상에 더 Au 층이 형성된 상태 및 도 3(a)에 도시된 Au 층이 도체리드와 접속된 상태의 반도체장치의 개략적인 단면도; 및
도 4(a) 내지 4(d)는 종래의 반도체장치의 제조방법의 돌기전극의 형성공정을 나타내는 개략적인 단면도이다.
본 발명에 사용될 수 있는 반도체기판으로서는, 특별히 한정되지 않고, 실리콘 등의 공지의 재료로 이루어지는 기판을 들 수 있다. 또한, 보호막으로서는, 특별히 한정되지 않고, SiN 등의 공지의 재료로 이루어지는 막이 사용될 수 있다. 반도체기판상에는, 트랜지스터 등의 능동소자 및 Al 전극패드와 전기적으로 접속되는 배선층이 형성된다. 이 접속에서, 보호막, 능동소자, Al 전극패드 및 배선층은, 해당 분야에서 공지의 방법에 의해 형성될 수 있다.
이하, 본 발명에 대해 도 1(a) 내지 (d), 도 2(a) 및 (b), 및 도 3(a) 및 (b)를 참조하여 상세히 설명한다.
도 1(a)는, 반도체기판(1)상에, 보호막(4)으로 덮여진 Al 전극패드(2)가 제공된 상태를 나타낸다. 또한, 보호막(4)은, 돌기전극을 형성하기 위한 영역에 구멍부를 가지며; 구멍부에서, Al 전극패드(2)가 노출된다. 구멍부의 Al 전극패드(2)상에는, 패드 형성 이후에 실행되는 열처리공정에 의해 형성된 표면산화막(3)이 존재한다. 표면산화막(3)은 산화알루미늄으로 주로 구성된다.
도 1(b)는 Al 전극패드(2)상의 표면산화막(3)이 스퍼터링에 의해 제거되는 상태를 나타낸다. 이 스퍼터링은, 출력이 500W 내지 1000W 이고, 처리시간이 5 내지 30(예컨대, 5분)인 조건하에서 실행되는 것이 바람직하다. 또한, 방전용 가스로서는, Ar 등의 불활성 가스가 사용될 수 있다. 또한, 스퍼터링이 고진공에서 실행되면, 진공 체임버내의 불순물이 감소되어, Al 전극패드상의 표면산화막이 더 균일하게 제거될 수 있다. 그 결과, 후에 형성되는 제 1 금속막이 더 균일하고 조밀한 입자 직경을 갖도록 퇴적될 수 있다. 스퍼터링 출력이 500W 미만인 경우, 산화막의 제거가 불완전하게 되기 때문에, 양호한 표면형상의 돌기전극을 얻는 것이 곤란해지므로 바람직하지 못하다. 또한, 출력이 100OW를 초과하면, 반도체기판상의 능동소자가 파괴될 가능성이 있으므로, 바람직하지 못하다.
도 1(c)는 Al 전극패드(2) 표면에 제 1 금속막(5)이 형성된 상태의 단면도이다. Al 전극패드(2)상의 표면산화막(3)은 스퍼터링에 의해 이미 제거되었기 때문에, 대기중에서, Al과 제 1 금속 사이의 치환반응이 Al 전극패드(2)상에서 균일하게 실행된다. 본 발명에 의하면, 제 1 금속막은, 공지의 용액에 의한 에칭으로 Al 전극패드(2)상의 표면산화막이 제거된 경우와 비교하여, 1/10 이하의 입자 직경으로 조밀하게 퇴적될 수 있다.
다음, Al 전극패드상에, Al 전극패드를 구성하는 Al과의 치환반응에 의해 제 1 금속막이 형성된다. 제 1 금속막으로서는, 예컨대, Zn 막이 사용될 수 있다.
제 1 금속막의 형성방법으로서는, Al 전극패드를 구성하는 Al이 제 1 금속으로 치환되는 방법을 들 수 있다. 이 방법은, 무전해도금법의 전처리이다. 제 1 금속이 Zn인 경우의 제 1 금속막의 형성공정에 대해 설명한다.
제 1 금속막은, 25℃에서 약 30초 동안, Zn을 함유하는 알칼리성 용액에 Al 전극패드를 담거서 얻어진다. 얻어진 제 1 금속막은 300 내지 500Å 두께의 Zn 막으로 이루어진다. 이 담금을 반복함에 의해, 더 균일하고 조밀하게 Zn 막이 형성된다. 그러나, 담금시에, Al 전극패드는 막 감소를 일으킴으로써, 담금이 과도하게 반복되면, Al 전극패드가 소실된다. 그 결과, Zn 막과 반도체기판 사이의 밀착력이 없어진다. 따라서, 담금은 약 1회 또는 2회 실행되는 것이 바람직하다.
공지의 기술에 따라 스퍼터링에 의해 표면산화막이 제거된 Al 전극패드(2)상에, 직접 도금법에 의해 돌기전극이 형성되는 경우, 스퍼터링 시스템의 진공 체임버내에 직접 불활성 분위기로 시료가 이동되어야 한다. 이는, 대기중에서 돌기전극의 형성에 악영향을 주는 표면산화막의 형성을 방지하기 위한 것이다. 그러나, 본 발명에 의하면, 스퍼터링에 의해 Al 전극패드(2)상의 표면산화막(3)이 제거된 후, 대기중으로 약 10일 동안 시료가 방치되더라도, 제 1 금속막(5)은 균일하고 조밀하게 형성된다. 따라서, 대기중에 형성되는 표면산화막은 문제를 야기하지 않는다.
도 1(d)는 Al 전극패드(2)상에 무전해도금법에 의해 제 2 금속막으로 이루어지는 돌기전극(6)이 형성된 상태를 나타낸다.
여기서, 제 2 금속막은 Ni 또는 Ni 합금인 것이 바람직하다. Ni 또는 Ni 합금으로 구성되는 돌기전극(6)은, 30 내지 95℃에서, 2 내지 200분 동안(바람직하게는, 약 90℃에서 약 20분 동안) Ni 또는 Ni와 합금을 형성하는 금속과 Ni 모두를 포함하는 용액에 시료를 담거서 형성되는 것이 바람직하다. 제 1 금속막이 균일하고 조밀하게 형성되기 때문에, 형성되는 돌기전극도 균일하고 조밀하게 된다. 이로 인해, 돌기전극의 표면은 빈틈없이 매끄러운 형상이 된다.
돌기전극(6)의 높이는, 반도체장치가 디바이스 홀에 돌출된 도체리드와 접속될 때의 반도체기판과 도체리드의 스페이스 확보 및 다른 기판과 반도체기판의 스페이스 확보를 고려하여 약 0.5μm 이상인 것이 바람직하다.
다음, 돌기전극을 갖는 반도체장치의 탑재예에 대해 설명한다.
도 2(a)는, 돌기전극(6)의 표면상에 플래시(flash) 도금법에 의해 Au 막이 형성된 상태를 나타내는 도면이다. 이 경우, 얻어진 Au 막은 약 0.05μm의 두께로 형성된다. 이 Au 막은 돌기전극의 산화를 방지할 수 있고, 이 Au 막 형성은 무전해도금공정에 의한 Au 층 형성의 전처리로서 실행된다.
반도체장치는, 디바이스 홀이 없는 절연필름상에 배선된 도체패턴, 일반적인 프린트 회로기판 또는 유리, 세라믹 기판 등에 탑재될 수 있다. 예로서, 도 2(b)에 도시된 바와 같이, 이방성 도전막(ACF)의 사용에 의해 반도체장치가 접속되는 경우에 대해 설명한다. 절연막(8)측의 도체패턴(9)에, ACF(11)가 일시적으로 압착되고, 돌기전극을 갖는 반도체장치가 위치 정렬된 후, 열압착된다. 이 때의 온도는 200℃, 및 압력은 약 10O0kg/cm2인 것이 바람직하다. 돌기전극(6) 및 도체패턴(9)은 도전입자(10)를 통해 서로 접속된다.
도 3(a)는, Au 막(7)상에 무전해도금에 의해 Au 층(12)이 형성된 상태를 나타내는 도면이다. 무전해도금의 경우, 도금용액중의 환원제에 의해 Au 층이 성장된다.
탑재예로서는, 디바이스홀을 갖는 절연막상에, 배선된 도체패턴으로부터 전기적으로 접속된 디바이스 홀에 돌출된 도체리드(13)와 반도체장치가 접속되는 예가 있다(도 3(b)). 디바이스 홀로부터 돌출된 도체리드(13)는 Sn으로 도금되고, 돌기전극(6)상에는, 무전해도금에 의해 1μm 이상의 두께로 Au 층(12)이 형성된다. Au 층(12) 및 도체리드가 서로 위치 정렬되어, 일괄로 열압착된다. 이 경우, 열압착은, 약 500℃의 온도 및 약 1200kg/cm2의 압력하에서 실행되는 것이 바람직하다. 이와 관련해서, 열압착부의 Au와 Sn 사이의 비율은, 중량비로 약 8 (Au) : 2 (Sn) 정도가 되도록, 도체리드의 Sn 도금층의 두께가 조정되는 것이 바람직하다.
상기한 바와 같이, 본 발명에 의하면, Al 전극패드상의 표면산화막의 에칭이 안정하게 실행될 수 있어, 제 1 금속막이 균일하고 조밀하게 안정적으로 형성될 수 있다. 그 결과, 다음 무전해도금도 안정하게 실행될 수 있어, 제 2 금속막으로 이루어지는 돌기전극이 균일하고 조밀하게 형성될 수 있다. 그 결과, 불활성 분위기에서 도금공정을 실행하기 위한 대규모 장치가 사용될 필요가 없다. 또한, 돌기전극을 구성하는 제 2 금속막도 균일하고 조밀하게 미세한 그레인 사이즈로 형성될 수 있어; 제 2 금속막의 표면이 매끄러운 형상으로 형성될 수 있다.
스퍼터링에 의해 Al 전극패드(2)상의 표면산화막(3)이 제거된 후, 대기중에 약 10일 동안 시료가 방치되더라도, 제 1 금속막은 균일하고 조밀하게 형성된다. 또한, 제 1 금속막이 Al 전극패드를 덮기 때문에, 소망의 금속을 사용하여, 다음 공정의 무전해도금을 대기중에서 실행할 수 있다.
또한, 돌기전극상에, Au 막이 플래시 도금에 의해 약 0.05μm의 두께로 형성되는 경우, 접속의 신뢰성은 돌기전극의 표면상태에 의해 영향받는다. 본 발명에 따라 형성된 돌기전극의 경우, Au 막은 평탄하고 균일하게 형성될 수 있다. 또한, Au 막상에 무전해도금에 의해 Au 층이 형성되는 경우, 돌기전극의 형상 및 그 표면상태에 의해 접속의 신뢰성이 크게 영향받는다. 본 발명에 따라 형성된 돌기전극의 경우, Au 층은 1μm 이상의 두께 및 조밀한 표면상태로 형성될 수 있다.
도체리드와 Au 층을 갖는 돌기전극을 접속하는 경우, 도체리드와 돌기전극은, 각각 도체리드와 돌기전극을 구성하는 금속의 공융 합금을 형성함에 의해 서로 접속된다. 조밀한 표면상태를 갖도록, 본 발명에 따라 형성된 Au 층을 갖는 돌기전극을 사용함으로써, 공융 합금을 안정하게 형성할 수 있어, 고신뢰성 접속이 실현될 수 있다.
기판 또는 디바이스 홀이 없는 캐리어 테이프에 형성된 도체패턴과 반도체장치의 접속에 있어서, ACF를 사용하는 접속이 가능하게 되었다. ACF의 도전입자는 약 3 내지 5μm 크기이므로, 돌기전극표면이 거칠면, 도전입자가 뜨게 되어, 접속이 불안정해짐으로 인해, 개방회로 등의 불량이 발생한다. 조밀한 표면상태를 갖도록, 본 발명에 따라 구성된 Au 층을 갖는 돌기전극을 사용함으로써, 고신뢰성 접속이 가능해진다.
상기한 바와 같이, 본 발명에 따라서, Al 전극패드상의 표면산화막을 제거하여, 무전해도금에 의해 돌기전극을 형성함으로써, 돌기전극의 표면을 조밀하고 매끄러운 형상으로 할 수 있다. 이로 인해, 돌기전극상에 형성되는 Au 막 및 Au 층의표면도 조밀하고 매끄러운 형상으로 유지될 수 있다. 그 결과, 안정한 접속이 가능해지고, 고신뢰성 접속이 가능해진다.
또한, 돌기전극 자체는, Al과 제 1 금속이 조밀하고 균일하게 치환되어 있기 때문에, 밀착강도를 갖고; 돌기전극도 그의 그레인 사이즈로 조밀하고 미세하게 될 수 있다. 따라서, 외부로부터의 불순물의 침입에 강하고, 고신뢰성을 갖는 돌기전극을 얻을 수 있다.

Claims (7)

  1. 반도체기판상에, 배선층 및 능동소자를 갖고, 배선층 및 능동소자가 보호막에 의해 보호되고, 배선층과 전기적으로 접속된 Al 전극패드상의 보호막의 구멍부에, 외부와의 접속을 위한 돌기전극이 제공되는 반도체장치의 제조방법으로서:
    상기 Al 전극패드의 표면에 형성된 표면산화막을 스퍼터링에 의해 제거하는 공정;
    제 1 금속과, Al 전극패드를 구성하는 Al과의 치환반응에 의해, Al 전극패드상에 제 1 금속의 막을 퇴적하는 공정; 및
    상기 제 1 금속과 제 2 금속과의 치환반응에 의해, 제 1 금속막상에 상기 돌기전극을 구성하는 제 2 금속막을 퇴적하고, 자기촉매반응을 이용한 무전해도금에 의해 돌기전극을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 스퍼터링은 500 내지 1000W의 출력으로 실행되는 제조방법.
  3. 제 1 항에 있어서, 상기 스퍼터링은 불활성 가스 분위기에서 실행되는 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 금속막은 Zn 막이고, 제 2 금속막은 Ni 또는Ni 합금막인 제조방법.
  5. 제 4 항에 있어서, Zn 막은, Zn을 함유하는 알칼리성 용액에 Al 전극패드를 복수회 담그어 형성되는 제조방법.
  6. 제 4 항에 있어서, 상기 Zn 막은 300Å 내지 500Å의 두께를 갖는 제조방법.
  7. 제 1 항에 있어서, 상기 돌기전극은 0.5μm 내지 50μm의 높이를 갖는 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP4775369B2 (ja) * 2007-12-17 2011-09-21 富士電機株式会社 半導体チップ、半導体装置および製造方法
WO2013067659A1 (zh) * 2011-11-11 2013-05-16 Chu Tse-Ming 晶圆焊垫的凸块结构及其制造方法
JP2019029581A (ja) * 2017-08-02 2019-02-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7027066B2 (ja) * 2017-08-24 2022-03-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209770A (ja) * 1990-01-11 1991-09-12 Fuji Electric Co Ltd ショットキーバリアダイオード

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5938845A (en) * 1995-10-20 1999-08-17 Aiwa Co., Ltd. Uniform heat distribution apparatus and method for electroless nickel plating in fabrication of thin film head gaps
JP3334489B2 (ja) * 1996-05-13 2002-10-15 松下電器産業株式会社 半導体素子の製造方法及び製造装置
JPH09326395A (ja) * 1996-06-06 1997-12-16 Matsushita Electric Ind Co Ltd 半導体装置の電極形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209770A (ja) * 1990-01-11 1991-09-12 Fuji Electric Co Ltd ショットキーバリアダイオード

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