KR100479001B1 - 전류 생성 회로, 반도체 집적 회로, 전기 광학 장치 및전자 기기 - Google Patents

전류 생성 회로, 반도체 집적 회로, 전기 광학 장치 및전자 기기 Download PDF

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Abstract

구성이 간단하고 내구성이 우수하며, 소비전력이 적은 전류 생성 회로를 제공한다.
회로 블록 C1은 요소 전류(i11∼i14, i1F)를 데이터(비트) S11∼S14, S1F에 따라 적절히 선택함으로써 부전류(Iout1)를 생성한다. 이와 동일하게, 회로 블록 C2는 요소 전류(i21∼i24, i2F)를 비트 S21∼S24, S2F에 따라 적절히 선택함으로써 부전류(Iout2)를 생성하고, 회로 블록 C3은 요소 전류(i31∼i34, i3F)를 비트 S31∼S34, S3F에 따라 적절히 선택함으로써 부전류(Iout3)를 생성하며, 회로 블록 C4는 요소 전류(i41∼i44)를 비트 S41∼S44에 따라 적절히 선택함으로써 부전류(Iout4)를 생성한다. 그리고, 이들 부전류(Iout1, Iout2, Iout3, Iout4)를 합성하여, 주전류(Iout)로 한다.

Description

전류 생성 회로, 반도체 집적 회로, 전기 광학 장치 및 전자 기기{CURRENT GENERATING CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, ELECTROOPTIC DEVICE, AND ELECTRONIC EQUIPMENT}
본 발명은, 예를 들어, 유기 EL(Electronic Luminescence) 패널 등의 표시 패널의 구동에 이용되는 전류 생성 회로에 관한 것으로서, 특히 표시 패널에서 휘도를 지시하는 디지털 데이터에 대하여 비선형 특성의 전류를 생성하는 전류 생성 회로에 관한 것이다.
일반적으로 액정 패널에서는, 화소에서의 계조(휘도) 변화는 화소에 인가되는 전압에 대하여 비례 관계를 갖지는 않는다. 따라서, 액정 패널에서는, 구동 시에, 선형으로 지시되는 화소의 계조(일반적으로는, 디지털 데이터로 규정됨)에 대하여 비선형 특성의 전압을 출력하고, 이것에 의해, 외관의 계조 변화가 선형으로 되는 것과 같은 구성으로 되어 있다.
한편, 사람의 시각 특성은 대수적 또는 지수적인 성질을 갖는 것이 일반적으로 알려져 있으며, 계조로서의 휘도가 선형적으로 변화하고 있어도, 사람의 눈에는 그것이 선형적으로 변화하고 있는 것처럼 느껴지지 않는 경우가 있다. 이러한 사정 때문에, 전기 광학 장치에서는 대수적 또는 지수적인 계조 특성을 부여함으로써, 사람의 외관으로서의 선형 특성을 얻는 것이 종종 실행된다. 이러한 일련의 처리를 칭하여 γ보정이라고 부르는 경우가 있다.
최근, 유기 EL 패널이 차세대 표시 패널로서 주목되고 있다. 그 이유는, 유기 EL 패널에서 전기 광학 소자로서 이용되는 유기 EL 소자가 단순히 광의 투과량을 변화시키는 액정 소자와는 달리, 그 자체가 발광하는 자발광 소자이기 때문이다. 따라서, 유기 EL 패널은 액정 패널보다도 시야각이 넓고, 콘트라스트가 높으며, 응답 속도가 빠른 등의 우수한 특성을 갖는다.
여기서, 유기 EL 소자는 전압 구동형 액정 소자와는 달리, 소위 전류 구동형 소자이기 때문에, 구동 시에는, 화소의 계조에 따른 전압이 아니라, 전류를 생성할 필요가 있다. 이러한 전류를 생성하는 전류 생성 회로의 종래예로서는, 예를 들어, 도 24에 도시되는 바와 같은 구성을 들 수 있다.
이 도면에 있어서, 전류 생성 회로는 화소의 계조를 지시하는 6비트의 디지털 데이터(D0∼D5) 각각에 따라 트랜지스터(20a∼20f)를 각각 스위칭함으로써 요소 전류(i1∼i6)를 선택하는 동시에, 선택한 요소 전류를 합성하여 계조에 따른 전류(Iout)를 얻는다는 전류 가산형 D/A 컨버터이다.
그러나, 유기 EL 소자에 대해서도, 액정과 동일하게, 대수적 또는 지수적인 계조 특성을 부여한다는 의미에서의 γ보정이 필요하게 되지만, 도 24에 나타낸 전류 생성 회로에서는, 화소의 계조를 지시하는 6비트의 디지털 데이터에 대하여 얻어지는 출력 전류가 선형 특성이기 때문에, 이 상태에서는 충분한 γ보정이 불가능하다.
이러한 전류 생성 회로를 이용하여 비선형 특성의 전류를 생성하기 위해서는, 예를 들어, 복수의 전압원을 미리 준비하여, 트랜지스터(20a∼20f)의 게이트 전류를 개별적으로 제어하는 구조가 필요하게 되지만, 이 구조에서는 계조의 수가 증가함에 따라 필요한 전압원의 수도 증가하기 때문에, 회로 구성이 복잡해진다.
일반적으로, 전압원의 수가 증가하면, 전압 생성에 따라 소비되는 전력도 증대하기 때문에, 이동형 퍼스널 컴퓨터 또는 휴대 전화기 등의 낮은 소비전력이 강하게 요구되는 전자 기기에 대한 적용이 기대되는 유기 EL 패널에는, 상기 구조는 반드시 바람직하다고 할 수는 없다.
본 발명은 이러한 사정을 감안하여 안출된 것으로서, 회로 구성이 간단하며, 소비전력이 적은 전류 생성 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 복수의 요소 전류 중에서, 입력되는 디지털 데이터에 따른 요소 전류를 선택함으로써 부전류를 출력하는 복수개의 회로 블록과, 상기 부전류를 합성함으로써 주전류를 출력하는 합성 회로를 구비하는 것을 특징으로 한다.
여기서, 한개의 회로 블록은 상기 복수의 요소 전류의 각각을 이득 계수가 각각 상이한 트랜지스터에 의해 생성하는 것이 바람직하다.
또한, 상기 트랜지스터에는 그 이득 계수의 비가 이진 가중(二進加重)이 되는 조합의 것이 포함되는 것이 바람직하다.
또한, 상기 트랜지스터의 각각은 전계 효과형 트랜지스터이고, 한개의 회로 블록에서의 트랜지스터의 게이트 전극에는 공통의 기준 전압이 공급되는 것이 바람직하다.
마찬가지로, 상기 목적을 달성하기 위해, 본 발명은, 부전류를 생성하는 복수개의 회로 블록과, 각 회로 블록에 의해 생성된 부전류를 합성함으로써 주전류를 출력하는 합성 회로를 구비하고, 각각의 회로 블록은, 입력되는 디지털 데이터가 취할 수 있는 범위를 분할한 범위의 각각에 할당되고, 한개의 회로 블록은, 디지털 데이터의 값이 상기 회로 블록에 할당된 범위 이하인 경우, 대략 제로의 부전류를 생성하고, 디지털 데이터의 값이 상기 회로 블록에 할당된 범위에 있는 경우, 상기 디지털 데이터에 따라서 대략 직선 특성으로 부전류를 생성하고, 디지털 데이터의 값이 상기 회로 블록에 할당된 범위 이상인 경우, 상기 한개의 블록에 대하여 상위측에 인접하는 블록에 할당된 디지털 데이터의 범위의 최저값에 상당하는 부전류를 생성하는 것을 특징으로 한다.
여기서, 회로 블록에서의 대략 직선 특성을 각 회로 블록에 대하여 개별적으로 설정할 수 있도록 하는 것이 바람직하다.
또한, 상기 주전류의 하한값을 규정하는 오프셋 전류 경로를 구비하는 것도 바람직하다. 전류 생성 회로를 집적화하는 것도 바람직하다.
또한, 복수의 주사선과, 복수의 데이터선과, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 데이터선을 구동하는 데이터선 구동 회로와, 상기 주사선 및 상기 데이터선의 교차부에 배치되는 전기 광학 소자를 구비하는 전기 광학 장치로서, 상기 데이터선 구동 회로는 상기 전류 생성 회로를 포함하고, 상기 전류 생성 회로에 의한 주전류를 한개의 데이터선에 공급하는 것도 바람직하다.
이러한 전기 광학 장치에 있어서, 상기 전기 광학 소자는 전류에 의해 구동되는 피구동 소자인 것이 바람직하다.
또한, 상기 피구동 소자의 일 형태로서는, 유기 일렉트로루미네선스 소자이다.
전기 광학 장치에 있어서는, 상기 유기 일렉트로루미네선스 소자의 휘도 계조를 규정하는 데이터를 기억하는 메모리와, 상기 메모리로부터 데이터를 판독하여, 상기 디지털 데이터로서 상기 데이터선 구동 회로에 공급하는 제어 회로를 구비하는 것이 바람직하다.
또한, 상기 전기 광학 장치로서, 동작의 기준이 되는 기준 동작 신호를 공급하는 발진 회로를 갖는 것도 바람직하다.
또한, 전자 기기는, 이러한 전기 광학 장치가 실장된 것이 바람직하다.
이하, 도면을 참조하여 본 발명의 실시형태에 대해서 설명한다.
도 1은 실시형태에 따른 전기 광학 장치의 개략 구성을 나타내는 블록도이다.
도 1에 도시되는 바와 같이, 실시형태에 따른 전기 광학 장치(100)는, 복수 m개의 주사선(102)과 복수 n개의 데이터선(104)이 서로 직교하여(전기적으로는 절연되어 있음) 연장 설치되는 동시에, 그 교차 부분에 화소 회로(110)를 구비하는 표시 패널(1)과, m개의 주사선(102)의 각각을 구동하는 주사선 구동 회로(2)와, n개의 데이터선(104)의 각각을 구동하는 데이터선 구동 회로(3)와, 표시해야 하는 화상의 화소 휘도 계조를 규정하는 디지털 데이터 Dpix를 기억하기 위한 메모리(4)와, 각 부분을 제어하는 제어 회로(5)와, 각 부분을 동기 동작시키기 위한 기준 신호 또는 제어 신호 등을 생성하는 발진 회로(6)와, 각 부분에 전원을 공급하는 전원 회로(7)를 포함하여 구성되어 있다.
이 중에서, 메모리(4)에 기억되는 디지털 데이터 Dpix는 컴퓨터 등의 외부 기기로부터 공급되는 동시에, 화소 회로(110)에 포함되는 유기 EL 소자의 휘도를 화소 회로(110)마다 규정한다. 여기서, 본 실시형태에서는 설명의 편의상, 디지털 데이터 Dpix를 6비트로 하여 1 화소당 「0」 내지 「63」의 64(2의 6승) 계조를 표현하기로 한다.
한편, 주사선 구동 회로(2)는 주사선(102)을 한개씩 차례로 선택하기 위한 주사 신호 Y1, Y2, Y3, …, Ym을 생성하는 것이며, 상세하게는 도 3에 도시되는 바와 같이, 1 수직 주사 기간(1F)의 최초 타이밍으로부터 1 수평 주사 기간(1H)에 상당하는 폭의 펄스를 1행째의 주사선(102)에 주사 신호 Y1로서 공급하고, 이후, 이 펄스를 차례로 시프트하여, 2, 3, …, m행째의 주사선(102)의 각각에 주사 신호 Y2, Y3, …, Ym으로서 공급한다. 여기서, 일반적으로 i(i는 1≤i≤m를 만족시키는 정수)행째의 주사선(102)에 공급되는 주사 신호 Yi가 H 레벨로 되면, 상기 주사선(102)이 선택되었음을 나타낸다.
또한, 주사선 구동 회로(2)는 주사 신호 Y1, Y2, Y3, …, Ym과 함께, 그 논리 레벨을 반전시킨 신호를 각각 발광 제어 신호 Vg1, Vg2, Vg3, …, Vgm으로서 생성하여 표시 패널(1)에 공급하나, 도 1에서는 도시를 생략한다.
데이터선 구동 회로(3)는, 본 발명의 특징 부분인 전류 생성 회로를 데이터선(104)마다 갖고, 선택된 주사선(102)에 위치하는 화소 회로(110)의 각각에 대하여 계조 휘도를 지시하는 전류를 데이터선(104)을 통하여 공급하는 것이다. 상세하게는, 데이터선 구동 회로(3)는, 예를 들어, 메모리(4)로부터 판독된 디지털 데이터에 따른 전류를 전류 생성 회로에 의해 생성하고, 상기 전류를 선택된 주사선(102)에 위치하는 각각의 화소 회로(110)에 데이터선(104)을 통하여 공급하는 것이다. 또한, 전류 생성 회로의 상세에 대해서는 후술하기로 한다.
제어 회로(5)는 주사선 구동 회로(2)에 의한 주사선(102)의 선택을 제어하는 동시에, 이 선택에 동기하여 메모리(4)로부터 디지털 데이터를 판독하여 데이터선 구동 회로(3)에 공급한다. 따라서, 선택된 주사선(102)에 위치하는 화소 회로(110)에는, 그 유기 EL 소자의 휘도에 따른 전류가 데이터선(104)을 통하여 공급되는 구성으로 되어 있다.
또한, 전기 광학 장치(100)에서의 부호 1∼7의 각 요소는, 각각이 독립된 부품에 의해 구성되는 경우나, 일부 또는 전부가 일체로 되어 구성되는 경우(예를 들어, 주사선 구동 회로(2) 및 데이터선 구동 회로(3)가 일체로 되어 집적화되는 경우나, 표시 패널(1)을 제외한 요소의 일부 또는 전부를 프로그래머블 IC 칩으로 구성하는 동시에, 이들 요소의 기능을 상기 IC 칩에 기록된 프로그램에 의해 소프트웨어적으로 실현하는 경우) 등, 실제로는 다양한 형태로 제품화될 수 있다.
다음으로, 전기 광학 장치(100)에서의 화소 회로(110)에 대해서 설명한다. 도 2는 그 구성을 나타내는 회로도이다. 또한, 모든 화소 회로(110)는 서로 동일한 구성이지만, 여기서는 주사 신호를 일반화하여 설명하기 위해, i행째의 주사선(102)과 어느 1열의 데이터선(104)의 교차 부분에 설치되는 화소 회로(110)에 대해서 설명하기로 한다.
도 2에 도시되는 바와 같이, 상기 주사선(102)과 상기 데이터선(104)의 교차 부분에 설치된 화소 회로(110)에는 4개의 박막트랜지스터(Thin Film Transistor, 이하 「TFT」라고 생략함)(1102, 1104, 1106, 1108)와, 용량 소자(1120)와, 유기 EL 소자(1130)가 구비된다.
이 중에서, p채널형 TFT(1102)의 소스 전극은 전원에서의 고위측 전압 Vdd가 인가된 전원선(109)에 접속되는 한편, 그 드레인 전극은 n채널형 TFT(1104)의 드레인 전극, n채널형 TFT(1106)의 드레인 전극 및 n채널형 TFT(1108)의 소스 전극에 각각 접속되어 있다.
용량 소자(1120)의 한쪽 끝은 상기 전원선(109)에 접속되는 한편, 그의 다른쪽 끝은 TFT(1102)의 게이트 전극 및 TFT(1108)의 드레인 전극에 각각 접속되어 있다. TFT(1104)의 게이트 전극은 주사선(102)에 접속되고, 그 소스 전극은 데이터선(104)에 접속되어 있다. 또한, TFT(1108)의 게이트 전극은 주사선(102)에 접속되어 있다.
한편, TFT(1106)의 게이트 전극은 발광 제어선(108)에 접속되고, 그 소스 전극은 유기 EL 소자(1130)의 양극에 접속되어 있다. 여기서, 발광 제어선(108)에 대해서는, 주사선 구동 회로(2)에 의한 발광 제어 신호 Vgi가 공급된다. 또한, 유기 EL 소자(1130)에 대해서는, 양극과 음극의 사이에 유기 EL층이 끼워 유지되어, 순방향 전류에 따른 휘도로 발광하는 구성으로 되어 있다. 또한, 유기 EL 소자(1130)의 음극은 모든 화소 회로(110)에 걸쳐 공통의 전극이며, 전원에서의 저위(기준) 전위로 되어 있다.
이러한 구성에 있어서, 주사선(102)에 공급되는 주사 신호 Yi가 H 레벨로 되면, n채널형 TFT(1108)가 소스 전극 및 드레인 전극의 사이에서 도통(on) 상태로 되기 때문에, TFT(1102)는 게이트 전극과 드레인 전극이 서로 접속된 다이오드로서 기능한다. 주사선(102)에 공급되는 주사 신호 Yi가 H 레벨로 되면, n채널형 TFT(1104)도 TFT(1108)와 동일하게 도통 상태로 되기 때문에, 결국, 전류 생성 회로(30)에 의한 전류(Iout)가 전원선(109) → TFT(1102) → TFT(1104) → 데이터선(104)이라는 경로로 흐르는 동시에, 이 때에 TFT(1102)의 게이트 전극의 전위에 따른 전하가 용량 소자(1120)에 축적된다.
주사 신호 Yi가 L 레벨로 되면, TFT(1104, 1108)는 함께 비도통(off) 상태로 되나, 용량 소자(1120)에서의 전하의 축적 상태는 변화하지 않기 때문에, TFT(1102)의 게이트 전극은 전류(Iout)가 흘렀을 때의 전압으로 유지된다.
또한, 주사 신호 Yi가 L 레벨로 되면, 발광 제어 신호 Vgi가 H 레벨로 된다. 따라서, n채널형 TFT(1106) 온하고, TFT(1102)의 소스와 드레인 사이에는 그 게이트 전압에 따른 전류가 흐른다. 상세하게는, 이 전류는 전원선(109) → TFT(1102) → TFT(1106) → 유기 EL 소자(1130)라는 경로로 흐른다. 따라서, 유기 EL 소자(1130)는 그 전류값에 따른 휘도로 발광하게 된다.
여기서, 유기 EL 소자(1130)에 흐르는 전류값은 TFT(1102)의 게이트 전극에서의 전압에 의해 결정되나, 그 게이트 전극의 전압은 H 레벨의 주사 신호에 의해 전류(Iout)가 데이터선(104)에 흘렀을 때에, 용량 소자(1120)에 의해 유지된 전압이다. 따라서, 발광 제어 신호 Vgi가 H 레벨로 되었을 때에, 유기 EL 소자(1130)에 흐르는 전류는 직전에 흐른 전류(Iout)와 일치한다.
따라서, 모든 화소 회로(110)에 걸쳐 TFT(1102)의 특성에 편차가 발생하여도, 각 화소 회로(110)에 포함되는 유기 EL 소자(1130)에 대하여 동일한 크기의 전류를 공급할 수 있기 때문에, 그 편차에 기인하는 표시 불균일을 억제하는 것이 가능해진다.
여기서는, 한개의 화소 회로(110)에 대한서만 설명하고 있으나, i행째의 주사선(102)은 m개의 화소 회로(110)에 공용되고 있기 때문에, 주사 신호 Yi가 H 레벨로 되면, 공용되는 m개의 화소 회로(110)에서도 동일한 동작이 실행된다.
또한, 주사 신호 Y1, Y2, Y3, …, Ym은, 도 3에 도시되는 바와 같이, 차례로 배타적으로 H 레벨이 되기 때문에, 이것에 의해, 모든 화소 회로(110)에서는, 그 TFT(1102)의 게이트 전극은 그 유기 EL 소자(1130)의 휘도에 따른 전류(Iout)가 흘렀을 때의 전압으로 용량 소자(1120)에 의해 유지된다.
또한, 각 트랜지스터(1102, 1104, 1106, 1108)의 채널형은 반드시 상술한 바와 같을 필요는 없으며, 실제로는 p 또는 n채널형을 적절히 선택하는 것이 가능하다.
다음으로, 본 발명의 특징 부분인 전류 생성 회로에 대해서 설명한다. 도 4는 데이터선 구동 회로(3)에 포함되는 전류 생성 회로(30)의 일례의 구성을 나타내는 블록도이다.
도 4에 있어서, 변환 회로(310)는 메모리(4)(도 1 참조)로부터 판독된 6비트의 디지털 데이터(D5∼D0)를 19비트의 디지털 데이터로 변환하는 것이다. 여기서, 19비트의 디지털 데이터에 대해서는, 다음의 4개의 세트, 상세하게는, 제 1 세트로서 S11∼S14, S1F의 5비트, 제 2 세트로서 S21∼S24, S2F의 5비트, 제 3 세트로서 S31∼S34, S3F의 5비트, 제 4 세트로서 S41∼S44의 4비트로 각각 대별할 수 있으며, 이 중에서, 제 1 세트가 회로 블록 C1에, 제 2 세트가 회로 블록 C2에, 제 3 세트가 회로 블록 C3에, 제 4 세트가 회로 블록 C4에 각각 공급된다.
변환 회로(310)의 변환 내용에 대해서 설명하면, 6비트의 디지털 데이터(D0∼D5)로 표시되는 십진 값(D5를 최상위 비트로 함)의 계조가 취할 수 있는 범위는 「0」∼「63」의 64단계이나, 십진 값의 계조가 「0」∼「15」이면, 변환 회로(310)는 도 5에 도시되는 바와 같은 19비트의 디지털 데이터로 변환하여 출력한다. 상세하게는, 계조의 「0」에서부터 「15」까지의 스테핑(stepping)에 맞추어, 비트 S11∼S14로 표시되는 십진 값(S14를 최상위 비트로 함)도 동일하도록 「0」에서부터 「15」까지 차례로 스테핑하는 한편, 다른 비트가 모두 이진으로 "0"이 되도록 변환된다.
다음으로, 십진 값의 계조가 「16」∼「31」이면, 변환 회로(310)는 도 6에 도시되는 바와 같은 19비트의 디지털 데이터로 변환하여 출력한다. 상세하게는, 계조의 「16」에서부터 「31」까지의 스테핑에 맞추어, 비트 S21∼S24로 표시되는 십진 값(S24를 최상위 비트로 함)도 「0」에서부터 「15」까지 차례로 스테핑하는 한편, 비트 S11∼S14, S1F가 모두 2진으로 "1"이 되고, 다른 비트가 모두 2진으로 "0"이 되도록 변환된다.
이어서, 십진 값의 계조가 「32」∼「47」이면, 변환 회로(310)는 도 7에 도시되는 바와 같은 19비트의 디지털 데이터로 변환하여 출력한다. 상세하게는, 계조의 「32」에서부터 「47」까지의 스테핑에 맞추어, 비트 S31∼S34로 표시되는 십진 값도 「0」에서부터 「15」까지 차례로 스테핑하는 한편, 비트 S14∼S11, S1F, S24∼S21, S2F가 모두 2진으로 "1"이 되고, 다른 데이터가 모두 2진으로 "0"이 되도록 변환된다.
그리고, 십진 값의 계조가 「48」∼「63」이면, 변환 회로(310)는 도 8에 도시되는 바와 같은 19비트의 디지털 데이터로 변환하여 출력한다. 상세하게는, 계조의 「48」에서부터 「63」까지의 스테핑에 맞추어, 비트 S41∼S44로 표시되는 십진 값(S44를 최상위 비트로 함)도 「0」에서부터 「15」까지 차례로 스테핑하는 한편, 비트 S11∼S14, S1F, S21∼S24, S2F, S31∼S34, S3F가 모두 2진으로 "1"이 되도록 변환된다.
도 9는 이러한 변환 회로(310)를 논리 회로로 실현하는 경우의 일례를 나타내는 도면이다. 물론, 이러한 변환 회로(310)에 대해서는, 논리 회로가 아니라, 미리 변환 내용을 기억한 테이블에 의해 실현할 수도 있다.
설명을 도 4로 되돌리면, 기준 전압 생성 회로(320)는, 전원 회로(7)에 의해 생성된 전압 V1∼V4로부터 기준 전압 VCS1∼VCS4 및 VCF1∼VCF4를 각각 생성한다.
여기서, 기준 전압 생성 회로(320)는, 예를 들어, 전압 V1로부터 기준 전압 VCS1 및 VCF1을 도 10에 도시되는 바와 같은 전류(current) 미러 회로에 의해 생성한다. 도 10에 있어서, 전류 미러 회로의 입력측에는 도 1에서의 전원 회로(7)로부터 출력되는 전압 V1이 공급되는 한편, 기준 전압 VCS1 및 VCF1이 출력측으로부터 취출된다. 또한, 동일한 전류 미러 회로에 의해, 전압 V2로부터 기준 전압 VCS2 및 VCF2가, 전압 V3으로부터 기준 전압 VCS3 및 VCF3이, 전압 V4로부터 기준 전압 VCF4가 각각 생성된다.
다음으로, 회로 블록 C1은 6비트의 디지털 데이터(DO∼D5)로 표시되는 십진 값의 계조 「0」∼「63」 중에서 「0」∼「15」에 할당된 것이며, 그 상세에 대해서는 도 11에 도시되는 바와 같이, 변환 회로(310)에 의해 변환된 19비트의 데이터 중에서 비트 S11∼S14, S1F에 따라 스위치(11a∼11d, 11e)의 온 오프를 제어하여, FET(Field-Effect Transistor)(10a∼10e, 10f∼10j)가 출력하는 요소 전류(i11∼i14, i1F)를 합성한 부전류(Iout1)를 생성한다.
여기서, FET의 게이트 전극 및 소스 전극에 일정한 전압을 공급한 경우에 FET에 흐르는 전류량을 이득 계수 β로 정의했을 때, FET(10f∼10j)는 이득 계수 β의 비가 10f:10g:10h:10i:10j=1:2:4:8:1로 되도록 설정되어 있다.
또한, FET(10a∼10e)의 게이트 전극에는 기준 전압 VCS1이, FET(10f∼10j)의 게이트 전극에는 기준 전압 VCF1이 각각 공통으로 공급되고, 이것에 의해 요소 전류(i1∼i4, i1F)의 크기의 비는 i1:i2:i3:i4:i1F=1:2:4:8:1의 관계로 된다.
또한, 회로 블록 C1에 있어서, FET의 구성이 FET(10a∼10e)와 FET(10f∼10j)의 2단으로 구성되어 있는 것은, 출력 전류(Iout)의 특성을 안정화시키는 등의 목적 때문이다.
따라서, 원리적으로는 FET(10f∼10j)만의 구성으로 하여, 이것과 동등한 기능을 갖는 회로를 구성할 수 있다.
회로 블록 C2는, 디지털 데이터(DO∼D5)로 표시되는 십진 값의 계조 「 0」∼「63」 중에서 「16」∼「31」에 할당된 것이며, 회로 블록 C1과 동등하다. 즉, 회로 블록 C2는, 변환 회로(310)에 의해 변조된 19비트의 데이터 중, 비트 S21∼S24, S2F에 따라 요소 전류(i21∼i24, i2F)를 적절히 선택하는 동시에, 이들 선택한 요소 전류를 합성하여 부전류(Iout2)를 생성한다.
회로 블록 C3은, 디지털 데이터(DO∼D5)로 표시되는 십진 값의 계조 「 0」∼「63」 중에서 「32」∼「47」에 할당된 것이며, 회로 블록 C1 및 C2와 동등하다. 즉, 회로 블록 C3은, 변환 회로(310)에 의해 변조된 19비트의 데이터 중, 비트 S31∼S34, S3F에 따라 요소 전류(i31∼i34, i3F)를 적절히 선택하는 동시에, 이들 선택한 요소 전류를 합성하여 부전류(Iout3)를 생성한다.
회로 블록 C4는, 디지털 데이터(DO∼D5)로 표시되는 십진 값의 계조 「 0」∼「63」 중에서 「48」∼「63」에 할당된 것이며, 회로 블록 C1에서의 스위치(11f), FET(10e, 10j)에 상당하는 것(파선(50)으로 둘러싸인 회로)이 존재하지 않는 점 이외는 회로 블록 C1과 동등하고, 비트 S41∼S44에 따라 요소 전류(i41∼i44)를 적절히 선택하는 동시에, 이들 선택한 요소 전류를 합성하여 부전류(Iout4)를 생성한다.
여기서, 회로 블록 C1에 있어서 파선(50)으로 둘러싸인 회로는 요소 전류(i1F)를 선택하기 위한 회로이다. 이 요소 전류(i1F)는, 디지털 데이터(D5∼D0)로 표시되는 십진 값의 계조 「16」(해당 회로 블록 C1의 상위측에 인접하는 회로 블록에 할당된 범위의 최저값)에 상당하는 부전류(Iout1)를 생성할 때에, 요소 전류(i11∼i14)에 가산하기 위해 이용된다.
회로 블록 C2 및 C3에 있어서 파선(50)에 상당하는 회로에 대해서도 마찬가지로, 요소 전류(i2F, i3F)를 선택하기 위한 회로이며, 이 중의 요소 전류(i2F)에 대해서는 계조 「32」에 상당하는 부전류(Iout2)를 생성할 때에, 요소 전류(i21∼i24)에 가산하기 위해 이용되고, 요소 전류(i3F)에 대해서는 계조 「48」에 상당하는 부전류(Iout3)를 생성할 때에, 요소 전류(i31∼i34)에 가산하기 위해 이용된다.
따라서, 계조 「64」가 존재하지 않는 본 실시형태에서는, 요소 전류(i21∼i24)의 가산합 이상의 부전류(Iout4)가 불필요하기 때문에, 파선(50)에 상당하는 회로가 회로 블록 C4에 있어서 존재하지 않는다.
회로 블록 C1∼C4에 의해 생성된 부전류(Iout1∼Iout4)는 합성 전류 라인(32)에 의해 주전류(Iout)로서 합성되어, 이 주전류(Iout)가 대응하는 데이터선(104)에 출력된다.
다음으로, 6비트의 디지털 데이터(DO∼D5)에 대하여, 주전류(Iout)의 값이 어떻게 하여 제어되는지에 대해서 설명한다.
먼저, 디지털 데이터(DO∼D5)가 계조 「0」∼「15」의 범위에 있을 경우, 도 5에 도시되는 바와 같이, 비트 S11∼S14에 대해서는, 그 4비트로 표시되는 십진 값(S14를 최상위 비트로 함)이 「0」∼「15」에서 차례로 스테핑하도록 변환된다. 따라서, 회로 블록 C1에서의 스위치(11a∼11d)가 온/오프하고, 이것에 의해 요소 전류(i11∼i14)가 적절히 선택되어, 부전류(Iout1)가 생성된다.
계조가 「0」∼「15」인 경우, 비트 S11∼S14 이외는 모두 2진으로 "0"이 되도록 변환되기 때문에, 회로 블록 C2, C3, C4에서의 스위치는 모두 오프로 되는 결과, 부전류(Iout2, Iout3, Iout4)는 모두 제로로 된다.
따라서, 계조가 「0」∼「15」의 범위에 있는 경우의 주전류(Iout)는, 회로 블록 C1에 있어서 요소 전류(i11∼i14)를 적절히 선택함으로써 합성한 부전류(Iout1)만으로 표현된다.
디지털 데이터(DO∼D5)가 계조 「16」∼「31」의 범위에 있는 경우, 도 6에 도시되는 바와 같이, 비트 S11∼S14, S1F에 대해서는 모두 2진으로 "1"이 되도록 변환되기 때문에, 회로 블록 C1에서의 스위치(11a∼11d, 11e)가 모두 온하는 결과, 부전류(Iout1)는 요소 전류(i11∼i14, i1F)의 가산합으로 표시되는 최대값으로 된다.
계조가 「16」∼「31」인 경우, 비트 S21∼S24에 대해서는, 그 4비트로 표시되는 십진 값(S24를 최상위 비트로 함)이 「0」∼「15」에서 차례로 스테핑하도록 변환된다. 따라서, 회로 블록 C2에 있어서 요소 전류(i21∼i24)가 적절히 선택되어, 부전류(Iout2)가 생성된다.
또한, 계조가 「16」∼「31」인 경우, 비트 S31∼S34, S3F, S41∼S44에 대해서는 모두 "0"으로 되도록 변환되기 때문에, 회로 블록 C3에 의한 부전류(Iout3) 및 회로 블록 C4에 의한 부전류(Iout4)는 모두 제로로 된다.
따라서, 계조가 「16」∼「31」의 범위에 있는 경우의 주전류(Iout)는, 회로 블록 C2에 있어서 요소 전류(i21∼i24)를 적절히 선택함으로써 합성한 부전류(Iout2)에 최대값을 취하는 부전류(Iout1)를 더 부가한 것으로 된다. 다만, 계조가 「16」일 때(회로 블록 C2에 할당된 범위의 최저값일 때), 엄밀하게 말하면, 부전류(Iout2)는 제로이기 때문에, 주전류(Iout)는 최대값을 취하는 부전류(Iout1)로 표시된다.
디지털 데이터(DO∼D5)가 계조 「32」∼「47」의 범위에 있는 경우, 도 7에 도시되는 바와 같이, 비트 S11∼S14, S1F, S21∼S24, S2F에 대해서는 모두 "1"이 되도록 변환되기 때문에, 회로 블록 C1에 의한 부전류(Iout1)는 요소 전류(i11∼i14, i1F)의 가산합으로 되고, 회로 블록 C2에 의한 부전류(Iout2)는 요소 전류(i21∼i24, i2F)의 가산합으로 된다.
계조가 「32」∼「47」인 경우, 비트 S31∼S34에 대해서는, 그 4비트로 표시되는 십진 값(S34를 최상위 비트로 함)이 「0」∼「15」에서 차례로 스테핑하도록 변환된다. 따라서, 회로 블록 C3에 있어서 요소 전류(i31∼i34)가 적절히 선택되어, 부전류(Iout3)가 생성된다.
또한, 계조가 「32」∼「47」인 경우, 비트 S41∼S44에 대해서는 모두 "0"으로 되도록 변환되기 때문에, 회로 블록 C4에 의한 부전류(Iout4)는 제로로 된다.
따라서, 계조가 「32」∼「47」의 범위에 있는 경우의 주전류(Iout)는, 회로 블록 C3에 있어서 요소 전류(i31∼i34)를 적절히 선택함으로써 합성한 부전류(Iout3)에 최대값을 취하는 부전류(Iout1, Iout2)의 합을 더 부가한 것으로 된다. 다만, 계조가 「32」일 때(회로 블록 C3에 할당된 범위의 최저값일 때), 엄밀하게 말하면, 부전류(Iout3)는 제로이기 때문에, 주전류(Iout)는 최대값을 취하는 부전류(Iout1, Iout2)의 합으로 표시된다.
그리고, 디지털 데이터(DO∼D5)가 계조 「48」∼「63」의 범위에 있는 경우, 도 8에 도시되는 바와 같이, 비트 S11∼S14, S1F, S21∼S24, S2F, S31∼S34, S3F에 대해서는 모두 "1"이 되도록 변환되기 때문에, 회로 블록 C1에 의한 부전류(Iout1)는 요소 전류(i11∼i14, i1F)의 가산합으로 되고, 회로 블록 C2에 의한 부전류(Iout2)는 요소 전류(i21∼i24, i2F)의 가산합으로 되며, 회로 블록 C3에 의한 부전류(Iout3)는 요소 전류(i31∼i34, i3F)의 가산합으로 된다.
계조가 「48」∼「63」인 경우, 비트 S41∼S44에 대해서는, 그 4비트로 표시되는 십진 값(S44를 최상위 비트로 함)이 「0」∼「15」에서 차례로 스테핑하도록 변환된다. 따라서, 회로 블록 C4에 있어서 요소 전류(i41∼i44)가 적절히 선택되어, 부전류(Iout4)가 생성된다.
따라서, 계조가 「48」∼「63」의 범위에 있는 경우의 주전류(Iout)는, 회로 블록 C4에 있어서 요소 전류(i41∼i44)를 적절히 선택함으로써 합성한 부전류(Iout4)에 최대값을 취하는 부전류(Iout1, Iout2, Iout3)의 합을 더 부가한 것으로 된다. 다만, 계조가 「48」일 때(회로 블록 C4에 할당된 범위의 최저값일 때), 엄밀하게 말하면, 부전류(Iout4)는 제로이기 때문에, 주전류(Iout)는 최대값을 취하는 부전류(Iout1, Iout2, Iout3)의 합만으로 표시된다.
전원 회로(7)가 전압 V1∼V4를 V1＜V2＜V3＜V4라는 대소 관계에 의해 생성하면, 기준 전압 생성 회로(320)에 의해 생성되는 기준 전압 VCS1∼VCS4(VCF1∼VCF4)는, VCS1＜VCS2＜VCS3＜VCS4(VCF1＜VCF2＜VCF3＜VCF4)라는 대소 관계로 된다.
이 관계에 있어서, 회로 블록 C1∼C4에서의 요소 전류(i11∼i14, i1F, i21∼i24, i2F, i31∼i34, i3F, i41∼i44)가 각각, 예를 들어, 도 12에 도시되는 바와 같은 값을 취할 경우, 디지털 데이터(D0∼D5)의 계조 「0」∼「63」에 대한 주전류(Iout)는 각각 도 13에 도시되는 값으로 된다. 또한, 그 계조/주전류의 특성은, 도 14에 도시되는 바와 같이, γ곡선을 4개의 직선에 의해 모의(模擬)한 것으로 된다.
이러한 특성으로 되는 점에 대해서 상세하게 설명한다. 먼저, 계조가 「0」∼「16」의 범위에 있는 경우의 주전류(Iout)는, 회로 블록 C1에 있어서 요소 전류(i11∼i14, i1F)를 적절히 선택함으로써 합성한 부전류(Iout1)만으로 되기 때문에, 해당 범위에 있는 경우의 주전류(Iout)는 해당 범위에서 대략 직선 특성으로 되고, 그 기울기는 기준 전압 VCS1(VCF1)의 크기에 의해 결정된다. 또한, 요소 전류(i11, i1F)의 가중치는 모두 「1」이기 때문에, 계조가 「16」일 때의 주전류(Iout)는 계조가 「0」∼「15」인 특성의 연장선 상에 있다.
다음으로, 계조가 「16」∼「32」의 범위에 있는 경우의 주전류(Iout)는, 회로 블록 C1에 있어서 최대값을 취하는 부전류(Iout1)에 회로 블록 C2에 있어서 요소 전류(i21∼i24, i2F)를 적절히 선택하여 합성한 부전류(Iout2)를 가산한 값으로 되기 때문에, 해당 범위에 있는 경우의 주전류(Iout)는 해당 범위에서 대략 직선 특성으로 되며, 계조가 「0」∼「16」의 범위에 있는 경우의 대략 직선 특성과 연속성을 갖게 된다. 또한, 계조가 「16」∼「32」의 범위에 있는 경우에서의 주전류(Iout)의 기울기는, 기준 전압 VCS2(VCF2)의 크기에 의해 결정된다. 또한, 요소 전류(i21, i2F)의 가중치는 모두 「1」이기 때문에, 계조가 「32」일 때의 주전류(Iout)는 계조가 「16」∼「31」인 특성의 연장선 상에 있다.
이어서, 계조가 「32」∼「48」의 범위에 있는 경우의 주전류(Iout)는, 최대값을 취하는 부전류(Iout1, Iout2)에 회로 블록 C3에 있어서 요소 전류(i31∼i34, i3F)를 적절히 선택하여 합성한 부전류(Iout3)를 가산한 값으로 되기 때문에, 해당 범위에 있는 경우의 주전류(Iout)는 해당 범위에서 대략 직선 특성으로 되며, 계조가 「16」∼「32」의 범위에 있는 경우의 대략 직선 특성과 연속성을 갖게 된다. 또한, 계조가 「32」∼「48」의 범위에 있는 경우에서의 주전류(Iout)의 기울기는, 기준 전압 VCS3(VCF3)의 크기에 의해 결정된다.
그리고, 계조가 「48」∼「63」의 범위에 있는 경우의 주전류(Iout)는, 최대값을 취하는 부전류(Iout1, Iout2, Iout3)에 회로 블록 C4에 있어서 요소 전류(i41∼i44)를 적절히 선택하여 합성한 부전류(Iout4)를 가산한 값으로 되기 때문에, 해당 범위에 있는 경우의 주전류(Iout)는 해당 범위에서 대략 직선 특성으로 되며, 계조가 「32」∼「48」의 범위에 있는 경우의 대략 직선 특성과 연속성을 갖게 된다. 또한, 계조가 「48」∼「63」의 범위에 있는 경우에서의 주전류(Iout)의 기울기는, 기준 전압 VCS4(VCF4)의 크기에 의해 결정된다.
따라서, 전압 V1∼V4에 의해, 기준 전압 생성 회로(320)에 의해 생성되는 기준 전압 VCS1∼VCS4(VCF1∼VCF4)의 대소 관계를 조작하면, 계조에 대한 주전류(Iout)의 특성을 다양하게 설정하는 것이 가능해진다.
예를 들면, VCS1=VCS2=VCS3=VCS4로 하면, 주전류(Iout)는, 도 15에 도시되는 바와 같이, 「0」∼「63」의 계조의 전역에 걸쳐 대략 직선적으로 증가하고, 그 기울기는 VCS1(=VCS2=VCS3=VCS4)에 따라 변화한다.
또한, VCS1＞VCS2＞VCS3＞VCS4로 하면, 주전류(Iout)의 특성은 도 16에 도시되는 바와 같은 것으로 된다. 또한, VCS1(=VCS4)＞VCS2(=VCS3)로 하면, 주전류(Iout)의 특성은 도 17에 도시되는 바와 같은 것으로 된다.
또한, 기준 전압 생성 회로(320)에 의해 생성되는 기준 전압 VCS1∼VCS4(VCF1∼VCF4)의 대소 관계를 조작하기 위해서는, 전원 회로(7)에 의한 전압 V1∼V4를 개별적으로 설정하는 것이 좋지만, 예를 들어, 전압 V1을 개별적으로 설정하기 위한 구성으로서는, 예를 들어, 도 18에 도시되는 예를 들 수 있다. 즉, 연산 증폭기(71)의 출력을 가변 저항기(73) 및 저항기(75)를 사용하여 부귀환 입력으로 한 구성을 일례로서 들 수 있다. 다른 전압 V2, V3, V4에 대해서 동일하다. 또한, 이 구성에 있어서는, 가변 저항기(73)에서의 저항값을 수동으로 조정할 수도 있고, 아날로그 스위치에 의해 조정할 수도 있다.
이러한 전류 생성 회로(30)에 의하면, 계조에 대한 주전류의 특성을 4개의 연속하는 대략 직선에 의해 표현하기 때문에, 표시 패널(1)에서의 γ특성을 목적이나 용도에 따라 다양한 형태로 모의하는 것이 가능해진다.
또한, 이 전류 생성 회로에 의하면, V1∼V4의 합계 4종류의 기준 전압과 논리 전원 전압에 의해 64종류의 주전류(Iout)를 생성할 수 있기 때문에, 필요한 전압원의 수가 상당히 적어도 된다. 따라서, 구성이 간단해지고, 소비전력의 저감이 도모되는 동시에, 그 내구성이 향상된다.
또한, 이 전류 생성 회로는, 64계조에 대응하는 주전류(Iout)를 회로 블록 C1∼C4에 의한 4개의 부전류(Iout1∼Iout4)에 의해 합성하는 구성으로 했으나, 회로 블록의 수를 늘려(1개의 회로 블록 FET(10f∼10j) 등의 수를 줄여), 보다 매끈한 비선형 특성을 실현할 수도 있고, 반대로 회로 블록의 수를 줄여(1개의 회로 블록 FET(10f∼10j) 등의 수를 늘려), 변환 회로(310)에서의 변환에 필요로 하는 부담이 작아지도록 할 수도 있다(회로 블록의 스위치의 온/오프를 규정하는 데이터선 수가 적어진다).
또한, 상기 회로 블록에서는, 요소 전류를 생성하는데 FET를 사용하고 있으나, 양극형(bipolar) 트랜지스터로도 구성할 수 있다.
본 발명은 상술한 실시형태에 한정되지 않고, 다양한 응용 및 변형이 가능하다.
상술한 실시형태에서는, 주전류(Iout)는 계조가 「0」일 때에 최저값으로서 제로를 취하나(도 13 참조), 도 19에 도시되는 바와 같은 오프셋 전류 회로(51)를 별도로 설치하여, 전압 V0에 의해 주전류(Iout)의 하한값을 규정하는 구성으로 할 수도 있다. 이 구성에서는, 오프셋 전류 회로(51)에 흐르는 전류가 부전류(Iout1∼Iout4)의 합에 오프셋되어, 주전류(Iout)로서 합성된다. 따라서, 주전류(Iout)의 최저값을 제로가 아니라, 해당 하한값으로 할 수 있다.
실시형태에서는, 주사선(102)이 선택되었을 때에, 해당 주사선(102)에 위치하는 화소 회로(110)의 유기 EL 소자(1130)에 흐르게 해야 할 전류를 데이터선(104)을 통하여 공급하는 구성이다.
여기서, 표시 패널(1)의 사이즈가 커지면, 데이터선(104)에 기생하는 용량이 증대하고, 이것에 의해, 필요한 주전류(Iout)를 즉시 공급하는 것이 불가능해져, 고속 구동이 곤란해진다는 결점이 발생한다. 그래서, 이 결점을 해소하기 위해, 예를 들어, 도 20에 도시되는 바와 같이, 데이터선(104)마다 프리차지 회로(53)를 설치할 수도 있다. 이 프리차지 회로(53)는, 게이트 전압 Vpre에 따른 프리차지 전류 Ip를 흐르게 하기 위한 FET(532)와, 데이터선(104)에 주전류(Iout)를 흐르게 하기 전에 신호 Dp에 따라 온하여, 프리차지 전류 Ip를 데이터선(104)에 흐르게 하여, 데이터선(104)을 미리 프리차지하는 스위치(534)를 포함한다.
이와 같이, 주전류(Iout)를 흐르게 하기 전에 데이터선(104)을 프리차지하면, 이러한 프리차지 회로(53)가 존재하지 않을 때와 비교하여, 데이터선(104)에 흐르는 전류가 목표로 하는 주전류(Iout)에 도달하는 기간을 단축할 수 있기 때문에, 보다 고속의 구동이 가능해진다.
또한, 실시형태에 있어서, 발광 제어 신호 Vg1, Vg2, Vg3, …, Vgm에 대해서는, 주사선 구동 회로(2)가 주사 신호 Y1, Y2, Y3, …, Ym의 논리 레벨을 반전시켜 공급하는 구성으로 했으나, 별개의 회로에 의해 공급하는 구성으로 할 수도 있고, 발광 제어 신호 Vg1, Vg2, Vg3, …, Vgm의 액티브 레벨(H 레벨)로 되는 기간을 일괄적으로 축소하는 방향으로 제어하는 구성으로 할 수도 있다.
상술한 실시형태에 따른 전기 광학 장치(100)는, 본건의 특징 부분인 전류 생성 회로(30)를 유기 EL 패널의 데이터선 구동 회로에 적용한 것이었으나, 해당 전류 생성 회로에 대해서는, 유기 EL 패널 이외의 표시 패널, 예를 들어, FED(Field Emission Display) 등의 다른 다양한 표시 패널에도 적용할 수 있다.
다음으로, 실시형태에 따른 전기 광학 장치(100)를 적용한 전자 기기의 몇 가지 사례에 대해서 설명한다.
도 21은 이 전기 광학 장치(100)를 적용한 이동형 퍼스널 컴퓨터의 구성을 나타내는 사시도이다. 도 21에 있어서, 퍼스널 컴퓨터(2100)는, 키보드(2102)를 구비한 본체부(2104)와 표시 유닛으로서의 전기 광학 장치(100)를 구비하고 있다.
또한, 도 22는 상술한 전기 광학 장치(100)를 적용한 휴대 전화기의 구성을 나타내는 사시도이다. 도 22에 있어서, 휴대 전화기(2200)는 복수의 조작 버튼(2202) 이외에, 수화구(2204), 송화구(2206)와 함께, 상술한 전기 광학 장치(100)를 구비하고 있다.
도 23은 상술한 전기 광학 장치(100)를 파인더에 적용한 디지털 스틸 카메라의 구성을 나타내는 사시도이다. 감시 카메라는 피사체의 광상(光像)에 의해 필름을 감광시키는 것에 대하여, 디지털 스틸 카메라(2300)는 피사체의 광상을 CCD(Charge Coupled Device) 등의 촬상 소자에 의해 광전 변환하여 촬상 신호를 생성 및 기억하는 것이다. 여기서, 디지털 스틸 카메라(2300)에서의 본체(2302) 뒷면에는 상술한 전기 광학 장치(100)가 설치되어 있다. 이 전기 광학 장치(100)는 촬상 신호에 의거하여 표시를 행하기 때문에, 피사체를 표시하는 파인더로서 기능하게 된다. 또한, 본체(2302)의 앞면 측(도 23에서는 뒷면 측)에는 광학 렌즈 또는 CCD 등을 포함한 수광(受光) 유닛(2304)이 설치되어 있다.
촬영자가 전기 광학 장치(100)에 표시된 피사체 상을 확인하여 셔터 버튼(2306)을 누르면, 그 시점에서의 CCD 촬상 신호가 회로기판(2308)의 메모리에 전송 및 기억된다.
또한, 이 디지털 스틸 카메라(2300)에 있어서, 본체(2302)의 측면에는 외부 표시를 행하기 위한 비디오 신호 출력 단자(2312)와 데이터 통신용 입출력 단자(2314)가 설치되어 있다.
또한, 전기 광학 장치(100)가 적용되는 전자 기기로서는, 도 21에 도시되는 퍼스널 컴퓨터, 도 22에 도시되는 휴대 전화기, 도 23에 도시되는 디지털 스틸 카메라 이외에도 액정 텔레비전, 뷰파인더(viewfinder)형 또는 모니터 직시형 비디오 테이프 리코더, 자동차 운행(car navigation) 장치, 휴대용 소형 무선 호출기(pager), 전자수첩, 계산기, 워드 프로세서, 워크 스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 기기 등을 들 수 있다. 그리고, 이들 각종 전자 기기의 표시부로서, 상술한 전기 광학 장치(100)를 적용할 수 있다.
상술한 바와 같이 본 발명에 따른 전류 생성 회로에 의하면, 회로 구성을 간단하게 하여, 소비전력을 작게 억제하는 것이 가능해진다.
도 1은 본 발명의 실시형태에 의한 전기 광학 장치의 구성을 나타내는 블록도.
도 2는 상기 전기 광학 장치에서의 화소 회로의 구성을 나타내는 도면.
도 3은 상기 화소 회로 등의 동작을 설명하기 위한 타이밍차트.
도 4는 상기 전기 광학 장치의 데이터선 구동 회로에 포함되는 전류 생성 회로의 구성을 나타내는 블록도.
도 5는 상기 전류 생성 회로에서의 변환 회로의 변환 내용을 나타내는 도면.
도 6은 상기 전류 생성 회로에서의 변환 회로의 변환 내용을 나타내는 도면.
도 7은 상기 전류 생성 회로에서의 변환 회로의 변환 내용을 나타내는 도면.
도 8은 상기 전류 생성 회로에서의 변환 회로의 변환 내용을 나타내는 도면.
도 9는 상기 변환 회로의 일례를 나타내는 도면.
도 10은 상기 전류 생성 회로에서의 기준 전압 생성 회로를 나타내는 도면.
도 11은 상기 전류 생성 회로에서의 전류 선택 회로의 구성을 나타내는 도면.
도 12는 상기 전류 생성 회로에 의한 요소 전류의 일례를 나타내는 도면.
도 13은 상기 전류 생성 회로에 의한 주전류의 일례를 나타내는 도면.
도 14는 상기 전류 생성 회로에서 계조와 주전류의 특성을 나타내는 도면.
도 15는 상기 전류 생성 회로에서 계조와 주전류의 특성을 나타내는 도면.
도 16은 상기 전류 생성 회로에서 계조와 주전류의 특성을 나타내는 도면.
도 17은 상기 전류 생성 회로에서 계조와 주전류의 특성을 나타내는 도면.
도 18은 상기 전원 회로에서의 전압 V1 등을 생성하기 위한 일례를 나타내는 도면.
도 19는 상기 전류 생성 회로의 응용예를 나타내는 도면.
도 20은 상기 전류 생성 회로의 응용예를 나타내는 도면.
도 21은 상기 전기 광학 장치를 적용한 이동형 퍼스널 컴퓨터의 구성을 나타내는 사시도.
도 22는 상기 전기 광학 장치를 적용한 휴대 전화기의 구성을 나타내는 사시도.
도 23은 상기 전기 광학 장치를 적용한 디지털 스틸 카메라의 구성을 나타내는 사시도.
도 24는 종래의 전류 생성 회로의 구성을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
C1∼C4 : 회로 블록
i11∼i14, i1F, i21∼i24, i2F, i31∼i34, i3F, i41∼i44 : 요소 전류
Iout1∼Iout4 : 부전류
Iout : 주전류
S11∼S14, S1F, S21∼S24, S2F, S31∼S34, S3F, S41∼S44 : 비트

Claims (14)

  1. 복수의 요소 전류 중에서, 입력되는 디지털 데이터에 따른 요소 전류를 선택함으로써 부전류를 출력하는 복수개의 회로 블록과,
    상기 부전류를 합성함으로써 주전류를 출력하는 합성 회로를 구비하는 것을 특징으로 하는 전류 생성 회로.
  2. 제 1 항에 있어서,
    한개의 회로 블록은 상기 복수의 요소 전류의 각각을 이득 계수가 각각 상이한 트랜지스터에 의해 생성하는 것을 특징으로 하는 전류 생성 회로.
  3. 제 2 항에 있어서,
    상기 트랜지스터에는 그 이득 계수의 비가 이진 가중(二進加重)이 되는 조합의 것이 포함되는 것을 특징으로 하는 전류 생성 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 트랜지스터의 각각은 전계 효과형 트랜지스터이고,
    한개의 회로 블록에서의 트랜지스터의 게이트 전극에는 공통의 기준 전압이 공급되는 것을 특징으로 하는 전류 생성 회로.
  5. 부전류를 생성하는 복수개의 회로 블록과,
    각 회로 블록에 의해 생성된 부전류를 합성함으로써 주전류를 출력하는 합성 회로를 구비하고,
    각각의 회로 블록은, 입력되는 디지털 데이터가 취할 수 있는 범위를 분할한 범위의 각각에 할당되고,
    한개의 회로 블록은,
    디지털 데이터의 값이 상기 회로 블록에 할당된 범위 이하인 경우, 대략 제로의 부전류를 생성하고,
    디지털 데이터의 값이 상기 회로 블록에 할당된 범위에 있는 경우, 상기 디지털 데이터에 따라서 대략 직선 특성으로 부전류를 생성하고,
    디지털 데이터의 값이 상기 회로 블록에 할당된 범위 이상인 경우, 상기 한개의 블록에 대하여 상위측에 인접하는 블록에 할당된 디지털 데이터의 범위의 최저값에 상당하는 부전류를 생성하는 것을 특징으로 하는 전류 생성 회로.
  6. 제 5 항에 있어서,
    회로 블록에서의 대략 직선 특성을 각 회로 블록에 대하여 개별적으로 설정할 수 있는 것을 특징으로 하는 전류 생성 회로.
  7. 제 1 항 내지 제 3 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 주전류의 하한값을 규정하는 오프셋 전류 경로를 구비하는 것을 특징으로 하는 전류 생성 회로.
  8. 제 1 항 내지 제 3 항, 제 5 항 및 제 6 항 중 어느 한 항에 기재된 전류 생성 회로를 집적화한 것을 특징으로 하는 반도체 집적 회로.
  9. 복수의 주사선과, 복수의 데이터선과, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 데이터선을 구동하는 데이터선 구동 회로와, 상기 주사선 및 상기 데이터선의 교차부에 배치되는 전기 광학 소자를 구비하는 전기 광학 장치로서,
    상기 데이터선 구동 회로는 제 1 항 내지 제 3 항, 제 5 항 및 제 6 항 중 어느 한 항에 기재된 전류 생성 회로를 포함하고, 상기 전류 생성 회로에 의한 주전류를 한개의 데이터선에 공급하는 것을 특징으로 하는 전기 광학 장치.
  10. 제 9 항에 있어서,
    상기 전기 광학 소자는 전류에 의해 구동되는 피구동 소자인 것을 특징으로 하는 전기 광학 장치.
  11. 제 10 항에 있어서,
    상기 피구동 소자는 유기 일렉트로루미네선스 소자인 것을 특징으로 하는 전기 광학 장치.
  12. 제 11 항에 있어서,
    상기 유기 일렉트로루미네선스 소자의 휘도 계조를 규정하는 데이터를 기억하는 메모리와,
    상기 메모리로부터 데이터를 판독하여, 상기 디지털 데이터로서 상기 데이터선 구동 회로에 공급하는 제어 회로를 구비하는 것을 특징으로 하는 전기 광학 장치.
  13. 제 9 항에 있어서,
    동작의 기준이 되는 기준 동작 신호를 공급하는 발진 회로를 갖는 것을 특징으로 하는 전기 광학 장치.
  14. 제 9 항에 기재된 전기 광학 장치가 실장된 것을 특징으로 하는 전자 기기.
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