KR100467496B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 형성 방법에 관한 것으로, 특히 사진 공정을 이용하여 감광막 패턴을 형성한 후에 패턴 주위에 제거되지 않고 남은 잔막에 의해서 발생되는 공정 마진 감소 현상을 방지하기 위한 반도체 소자 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 하부 금속 배선을 형성하는 단계와, 하부 금속 상에 층간 절연막이 형성되고, 층간 절연막 상에 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 한 제 1식각 공정을 진행하여 감광막 패턴 주위의 잔막을 제거하는 단계와, 잔막이 제거된 감광막 패턴을 식각 마스크로 한 제 2차 식각 공정으로 하부 금속 배선이 노출될 때가지 층간 절연막을 식각하여 비아홀을 형성하는 단계를 포함한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR}

본 발명은 반도체 소자 형성에 관한 것으로, 특히 감광막 패턴 형성 후에 패턴 주위에 남은 잔막을 제거하여 사진 공정에 따른 마진 감소 현상을 방지하는 반도체 소자 제조 방법에 관한 것이다.

반도체 제조 공정은 대부분 다중 금속 배선 공정을 적용하는 경우가 많다. 이러한 다층 금속 배선을 형성하기 위해서는 하부 금속 배선과 상부 금속 배선을 절연하기 위해 두 개의 금속 배선 사이에 절연막을 증착한 후에 사진 공정을 통해 절연막의 상부에 비아홀을 정의할 감광막 패턴을 형성한다.

그런 다음, 감광막 패턴에 맞추어 절연막을 하부 금속 배선의 상부가 드러나도록 식각한 후에 비아홀을 형성하며, 비아홀에 텅스텐이나 기타 특정 금속을 채워 상하부 금속 배선 사이를 연결시킨다.

이때, 비아홀을 형성하는데 있어 공정 마진은 매우 중요한 요소이다. 특히 노광 공정에서는 공정 마진 확보가 매우 중요하다. 노광 공정(즉, 사진 공정)에서 공정 마진이라함은 크게 DOF(Depth OF Focus : 초점 심도)와 EL(Exposure Lattitude : 타켓 CD를 구현하는 노광 에너지 영역)을 말한다.

특히, DOF와 EL 마진이 작은 경우에는 수율에 결정적인 악영향을 미치므로 그 개선이 매우 중요한 과제이다. 그러나, 사진 공정에서 더 이상 공정 마진을 확보할 수 없는 경우가 종종 발생한다. 그 예로써 원가 절감 차원에서 DUV 공정을 MUV 공정으로 전환하는 경우를 들 수 있는데, 이때 노광 공정 시에 사용되는 광원의 해상도 차이에 의한 마진 축소 현상이 발생한다.

이하, 첨부된 도면을 참조하여 반도체 소자의 비아홀 형성 과정을 통해 마진 축소 현상 대해 설명을 하기로 한다.

도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 비아홀 패턴 형성 과정을 나타내는 공정도이고, 도 2a는 종래의 감광막 패턴을 형성한 후에 잔막의 SEM(Scanning Electron Microscope) 사진, 도 2b는 종래의 기술에 따라 형성된 비아홀의 SEM 사진이다.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(100)상에 하부 금속 배선(101)이 형성되고, 하부 금속 배선(101)상에 층간 절연막(102)이 형성된다.

이때, 하부 금속 배선(101)상에 후술되는 식각 공정에서 하부 금속 배선(101)이 식각되는 것을 방지하기 위해 식각 방지막(102)이 형성된다.

도 1b를 참조하면, 층간 절연막(103)의 상부에 감광막(104)을 도포한 후 비아홀이 형성될 부분에 노광 및 현상 공정을 실시하여 감광막 패턴(104a)을 형성한다.

그러나, 감광막 패턴(104a)을 형성하는 과정에서는 비아홀이 정의될 부분의 감광막이 제대로 제거되지 않고 남은 잔막(104b)에 의해 이후 진행되는 비아홀 형성 공정에서, 도 1c에 도시된 바와 같이, 정상적인 비아홀보다 작은 크기의 비아홀(105)이 형성된다.

다시 말해서, 감광막 패턴(104a)을 형성한 후에 잔막(104b)을 제거하지 않은상태에서 비아홀을 형성을 위한 식각 공정을 진행했을 때, 도 2a와 2b에 도시된 바와 같이, 정상적인 비아홀의 사이즈보다 작은 사이즈의 비아홀이 형성되어 반도체 수율에 악영향을 미치게 되는 문제점이 있다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 감광막 패턴을 형성한 후 발생되는 패턴 주위의 잔막을 식각 공정으로 제거한 다음에 절연막을 식각하여 식각 공정시 사진 공정에 따른 마진 축소 현상을 방지하는 반도체 소자 제조 방법을 제공하고자 한다.상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 하부 금속 배선을 형성하는 단계와, 상기 하부 금속 상에 층간 절연막이 형성되고, 상기 층간 절연막 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 하며, CF4, Ar 및 O2의 식각 가스로 제 1식각 공정을 진행하여 상기 감광막 패턴 주위의 잔막을 제거하는 단계와, 상기 잔막이 제거된 감광막 패턴을 식각 마스크로 한 제 2차 식각 공정으로 하부 금속 배선이 노출될 때가지 층간 절연막을 식각하여 비아홀을 형성하는 단계를 포함한다.

도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 비아홀 형성 과정을 나타내는 공정도,

도 2a는 종래의 감광막 패턴을 형성한 후에 잔막의 SEM(Scanning Electron Microscope) 사진,

도 2b는 종래의 기술에 따라 형성된 비아홀의 SEM 사진,

도 3a 내지 3d는 본 발명의 실시 예에 따른 반도체 소자의 비아홀 형성 과정을 나타내는 공정도,

도 4a는 본 발명에 따라 감광막 패턴을 형성한 후에 잔막의 SEM(Scanning Electron Microscope) 사진,

도 4b는 본 발명에 따라 형성된 비아홀의 SEM 사진.

＜도면의 주요부분에 대한 부호의 설명＞

200 : 기판 201 : 하부 금속 배선

202 : 식각 방지막 203 : 층간 절연막

204 : 감광막 204a : 감광막 패턴

204b : 잔막 205 : 비아홀

본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.

본 발명의 핵심 기술 사상은 식각 공정을 위하여 반도체 기판의 상부에 감광막을 도포한 후에 감광막을 노출, 베이킹 및 현상하여 감광막 패턴을 형성하고, 결과물에 식각 공정을 진행하여 감광막 패턴내의 잔막을 제거함으로써, 후술되는 비아홀 형성 공정에서 마진 축소현상을 방지할 수 있다.

도 3a 내지 3b는 본 발명의 실시 예에 따른 반도체 소자의 비아홀 형성 과정을 설명하기 위한 소자 단면도이고, 도 4a는 본 발명에 따라 감광막 패턴을 형성한 후에 잔막의 SEM(Scanning Electron Microscope) 사진이고, 도 4b는 본 발명에 따라 형성된 비아홀의 SEM 사진.

도 3a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(200)상에 하부 금속 배선(201)이 형성되고, 하부 금속 배선(201)상에 층간 절연막(203)이 형성된다. 층간 절연막(203)의 상부에 감광막(204)이 도포된다.

이때, 하부 금속 배선(201)상에 후술되는 식각 공정에서 하부 금속 배선(201)이 식각되는 것을 방지하기 위해 식각 방지막(202)이 형성된다.

이후, 노광 공정을 통해 감광막(204) 중에서 비아홀이 정의될 부분을 제거함으로써 감광막 패턴(204a)이 형성되는데, 감광막 패턴(204a)을 형성하는 과정에서는, 도 3b에 도시된 바와 같이, 공정 마진 영역 밖의 포커스와 노광 에너지 영역에 잔막(204b)이 존재한다.

감광막 패턴(204a) 형성 후에 남은 잔막(204b)은 제 1식각 공정을 이용하여, 도 3c에 도시된 바와 같이, 제거되는데, 이때 제 1식각 공정은 CF4(80sccm),Ar(160sccm), O2(20sccm)의 식각 기체를 이용하여 잔막(204b)이 제거될 때까지(대략, 20초 동안) 실시한다.

제 1식각 공정을 통해 감광막 패턴(204a) 주위의 잔막을 제거함으로써, 도 4a 및 4b에 도시된 바와 같이, 정확한 타켓 홀 사이즈를 구현할 수 있으며, 원가 절감을 위해서 DUV 고정에 MUV 공정으로 전환 시 발생되는 사진 공정 마진 감소현상을 줄일 수 있다.

그런 다음, 감광막 패턴(204a)을 식각 마스크로 한 제 2식각 공정으로 하부 금속 배선(201)이 노출될 때까지 층간 절연막(203) 및 식각 방지막(202)을 식각하여, 도 3d에 도시된 바와 같이, 비아홀(205)을 형성한다.

이때, 제 2식각 공정은 C4F8(7.5sccm), Ar(220sccm), O2(7.5sccm), N2(30sccm)의 식각 가스를 이용하여 대략 100초 동안 식각을 실시한 후에 40% 정도의 과도식각을 실시한다.

이상 설명한 바와 같이, 본 발명은 사진 공정을 이용하여 감광막 패턴을 형성한 후에 패턴 주위에 제거되지 않고 남은 잔막을 식각 공정을 이용하여 제거함으로써, 사진 공정에서 발생되는 공정 마진 감소 현상을 줄일 수 있어 반도체 수율을 향상시킬 수 있다.

또한, 사진 공정에서 원가 절감을 실시하는 DUV에서 MUV로 공정 전환 시에 발생되는 잔막을 식각 공정을 통해 제거함으로써, 반도체 제조 원가를 절감할 수 있는 효과가 있다.

Claims (2)

1. 삭제
2. 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 하부 금속 배선을 형성하는 단계와,

   상기 하부 금속 상에 층간 절연막이 형성되고, 상기 층간 절연막 상에 감광막 패턴을 형성하는 단계와,

   상기 감광막 패턴을 식각 마스크로 하며, CF4, Ar 및 O2의 식각 가스로 제 1식각 공정을 진행하여 상기 감광막 패턴 주위의 잔막을 제거하는 단계와,

   상기 잔막이 제거된 감광막 패턴을 식각 마스크로 한 제 2차 식각 공정으로 하부 금속 배선이 노출될 때가지 층간 절연막을 식각하여 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.