KR100440651B1 - 집적된표면마이크로머신구조들을갖는모놀리식반도체장치를제조하기위한방법 - Google Patents

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Abstract

집적 표면 마이크로머신 구조(micromachined structure)를 갖는 모놀리식(monolithic) 반도체 장치를 제조하는 방법이 제공된다. 반도체 기판(10)은 상호 접속층(14)과 그 기판(10) 위에 놓여있는 제 1 희생층(sacrificial layer; 16)을 가진다. 센서(sensor) 영역들(30)과 IC 영역들(40)은 제 1 희생층(16)을 패턴화시킴으로써 형성된다. 패터닝된 센서 구조층(32)은 센서 영역(30) 내에 형성되며, 제 2 희생층(34)과 밀폐층(seal layer; 36)에 의해 보호되며, IC 소자들은 IC 영역(40) 내에 형성된다. IC 처리에 후속하여, RTA 어닐(anneal)이 센서층(32) 내에서 스트레스(stress)를 경감하기 위해 실행된다. 센서 영역(30)은 IC 영역(40)에 전기적으로 결합되고, 희생층들(16, 34)은 센서 영역들(40) 내의 센서 소자들이 자유롭도록 제거된다.

Description

집적된 표면 마이크로머신 구조들을 갖는 모놀리식 반도체 장치를 제조하기 위한 방법
본 발명은 집적된 센서들을 갖는 반도체 장치들에 관한 것이며, 특히 집적된 표면 마이크로머신 구조들을 갖는 모놀리식(monolithic) 반도체 장치들에 관한 것이다.
집적 센서들을 갖는 반도체 장치들은 예를 들어, 가속, 흐름 또는 압력의 감지(sensing)를 요구하는 응용들에서 감소된 비용과 크기의 가능성 때문에 매우 중요하다. 수년간, 이산 마이크로머신 센서들(discrete micromachined sensors)이 상업적으로 사용 가능했다. 이러한 이산 센서들은 벌크 마이크로머시닝 기술들(bulk micromachining techniques)에 의해 거의 독점적으로 제조되고, 즉 실리콘 기판은 검출 소자(sensing element)를 형성하도록 가공된다. 개발된 기술들은 신뢰할만한 장치들을 생산하는 반면에, 그러한 장치들은 통상적으로 크고, 현대의 반도체 집적 회로(IC) 장치 처리와 쉽게 집적되지 못한다. 결과적으로, 표면 마이크로머신, 즉, 기판의 표면상에 침착된 층들의 마이크로머시닝은 최근의 많은 연구 대상이 되어 왔다.
표면 마이크로머시닝은 벌크 마이크로머신 센서 기술로 가능한 센서보다 훨씬 더 작은 센서들을 제조하는 가능성을 제공한다. 이러한 가능성은 단일 칩 상에 IC 장치들을 갖는 센서들을 집적시키며, 그러므로 모놀리식 반도체 장치와 생산을 제공할 수 있다. 모놀리식 장치의 고유한 이점들은 개선된 신뢰성과 낮은 비용을 포함한다. 이러한 집적된 장치들은 부가적으로 이산 장치들보다 더 나은 부작용들(side effects)의 보상과 데이터 획득뿐만 아니라 더 높은 감도와 정확성을 제공한다.
특정의 문제는 표면 마이크로머신 장치들은 사용된 특정한 처리 방법에 극히 의존한다는 것이 입증되었다는 것이다. 그 센서를 제조하기 위한 최상의 처리는 종종 IC 장치를 제조하기 위한 것과 직접적으로 대립한다. 예를 들어, 필드 산화(field oxidation) 또는 소스/드레인 드라이브(drive)와 같은 고온(900℃ 또는 그 이상)의 IC 처리는 표면 마이크로머신 구조들(SMS's)에 대해 요구되는 비교적 두꺼운(1 내지 2 미크론) 폴리실리콘 층들 내에 스트레스들을 생성할 수 있다. 많은 고온 처리들에 기인한 그러한 스트레스 누적은 센서 구조의 변형을 초래할 수 있다.
최근에는, 1995년 5월 23일 발행되고 발명자가 Steven J. Sherman 등인 "MONOLITHIC CHIP CONTAINING INTEGRATED CIRCUITRY AND SUSPENDED MICROSTRUCTURE"의 미국특허번호 제5,417,111호는, 바이폴라 회로 소자들 또는 금속 온 실리콘(MOS) 회로 소자들 또는 두 가지 모두의 소자 형태들을 결합한(BiMOS) 회로들을 포함하는 이러한 집적 문제들에 관한 해결책을 제시하고 있다. 특히, Sherman 등은 바이폴라 및/또는 MOS 회로 소자들이 임의의 SMS 이전에 생성되어 앞서 언급된 온도 문제를 피하는 처리를 제시한다. 그러나, 이러한 처리 시퀀스는 미리 형성된 IC 회로 소자들의 존재로 인해 최적화된 SMS들을 생성하기 위해 도핑 사이클(doping cycle)들과 열 어닐(thermal anneal)을 사용하거나 여러 가지 두께의 층들을 갖는 능력을 제한하는 것과 같이, SMS들의 최적화 처리에 제한들을 가한다. 도정 사이클들과 열 어닐의 열(heat)은 그러한 회로 소자들의 성능을 저하시킬 수 있다.
그러므로, 최적화된 IC와 SMS 소자들 둘 모두를 갖는 집적된 표면 마이크로머신 구조들을 갖는 모놀리식 반도체 장치들을 제조하기 위한 새로운 처리를 고안하는 것이 유리하다.
그러므로, 본 발명의 목적은 최적화된 IC 및 SMS 소자들 둘 모두를 갖는 모놀리식 반도체 장치들을 제조하기 위한 새로운 처리를 제공하는 것이다.
본 발명의 또 다른 목적은 개선된 신뢰성과 낮은 비용을 갖는 장치들을 제공하는 집적된 표면 마이크로머신 구조들을 갖는 모놀리식 반도체 장치들을 제조하기 위한 새로운 처리를 제공하는 것이다.
본 발명의 또 다른 목적은 보다 나은 부작용의 보상 및 데이터 획득뿐만아니라 보다 높은 감도 및 정확성을 갖는 장치들을 제공하는 집적된 표면 마이크로머신 구조들을 갖는 모놀리식 반도체 장치들을 제조하는 새롭고 개선된 방법을 제공하는 것이다.
도 1은 처리의 종료에 근접하여 본 발명을 사용하여 제조된 장치의 일부의 매우 간소화된 단면도.
도 2는 본 발명의 일실시예의 주요 처리 단계들을 나타내는 플로우차트.
도 3 내지 도 8은 도 2의 주요 처리 단계들과 서로 관련하는 본 발명을 사용하여 제조된 장치의 부분들의 매우 간소화된 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 30 : 센서 영역
40 : 집적 회로 영역 47 : 게이트 전극
48 : 게이트 산화물 층
본 발명은 표면 마이크로머신 센서 구조들과 이러한 센서 구조들에 의해 발생된 신호를 처리하기 위한 회로 둘 모두를 통합한 로놀리식 반도체 장치들을 제조하는 새로운 방법을 포함한다. 설명과 이해를 용이하게 하기 위해, 도 1과 그 뒤의 도면들의 집적된 표면 마이크로머신 구조를 갖는 모놀리식 반도체 장치는 표면 마이크로머신 캔틸레버 법(cantilever beam) 시스템을 도시할 것이다. 그러나, 도시되고 기재된 바와 같은 본 발명은 다이어프램들(diaphragms), 브리지들(bridges)와 트램폴린들(trampolines)과 같은 다른 형태들의 표면 마이크로머신 구조들을 제조하는데 사용될 수 있음을 이해해야 한다. 예를 들어, 본 명세서에 참조로 포함된 Motorola, Inc.에 양도되고 1994년 8월 16일 발행된 미국특허번호 제5,337,606호의"LATERALLY SENSITIVE ACCELEROMETER AND METHOD OF MAKING"은 본 발명의 방법으로 제조될 수 있는 마이크로머신 커패시터 구조를 기재하고 있다.
이후, 도 1을 참조하면, 본 발명의 실시예로 제조된 장치의 일부의 매우 단순화된 단면도이다. 반도체 기판(10)은 센서 영역(30)과 집적 회로 영역(40)을 가진다. 센서 영역(30) 내에서는 폴리실리콘 마이크로구조 또는 캔틸레버 빔(cantilever beam)(32)이 절연층(12) 위에 놓이는, 언더라잉(underlying) 상호 접속층(14)에 결합된다. 소스 및 드레인 영역들(42), 산화물 층(44), 금속 콘택트들(46), 게이트 전극(47), 및 게이트 산화물 층(48)을 포함하는 매우 단순화된 MOS 장치를 갖는 집적 회로 영역(40)이 도시되어 있다.
반도체 기판(10)이 최소의 상세함으로 도시된 반면에, 기판(10)이 집적 회로 영역(40)내에 형성된 반도체 회로의 성능과 생산량을 최대화하기 위해 적응되는 것이 이해될 것이다. 그리므로, 기판(10)은 도 1에 도시된 바와 같이 실리콘 반도체 웨이퍼를 포함하거나 또는 대안으로 기판(10)이 그 위에 배치된 에피택셜 실리콘 층(layer of epitaxial silicon)을 갖는 반도체 웨이퍼를 포함할 수 있다. 또한, 기판(10)은 실리콘 접합 웨이퍼 구조(silicon bonded wafer structure)를 포함하거나 반도체 장치 제조에 적절하도록 본 기술분야의 숙련자에게 공지된 임의의 다른 구조를 포함할 수 있다. 반도체 기판(10)은 단순한 MOS, 복합 MOS(CMOS), BiMOS, 및 바이폴라 회로에 제한되는 것이 아니라 이들을 포함하여, 제조될 수 있는 광범위한 반도체 장치들을 수용하기 위해 그 안에 형성된 임의의 수의 도핑된 영역들을 가질 수 있다. 본 발명은 대부분의 표면 마이크로머신 센서구조들을 갖는 대부분의반도체 장치들을 집적시키는 것을 가능하게 한다.
도 2는 본 발명의 일실시예인 처리의 주요 단계들을 도시한 플로우차트이다. 침착 단계(100)는 기판(10) 상에서의 절연층(12)의 침착과 상호 접속층(14)의 침착과 패터닝(patterning)을 포함한다. 절연층(12)은 선택층이다. 즉, 몇몇 응용들은 절연층(12)의 침착을 요구하지 않는다. 그러나 센서 영역(30) 처리 동안 IC 영역(40)을 보호할 뿐만 아니라 기판(10)으로부터 센서 소자들을 고립시키는 역할을 할 수 있기 때문에, 대부분의 응용들은 절연층(12)의 작용으로 유리해진다. 이러한 두 가지 목적을 달성하기 위해, 층(12)은 통상적으로 저압 화학적 기상 침착법(low pressure chemical vapor deposition : LPCVD)에 의해 침착된 실리콘 질화물(Si3N4)이다. 대안으로, 절연층(12)은 그 위에 침착된 Si3N4와 이산화규소(SiO2) 층의 결합된 층이 될 수 있다.
상호 접속층(14)은 적어도 부분적으로 센서 영역(30)내의 소자들을 IC 영역(40) 내의 소자들에 전기적으로 결합하는 역할을 한다. 일반적으로 상호 접속층(14)은 보통 사용되는 고융점 금속(refractory metal) 실리사이드 또는 살리사이드들이 사용될 수 있을지라도 도핑된 폴리실리콘으로부터 제조된다. 도핑된 폴리실리콘, 실리사이드, 또는 살리사이드를 만들기 위해 보통 사용되는 기술들은 상호 접속층(14)을 만들기 위해 사용될 수 있다는 것을 이해할 것이다. 형성 후, 상호 접속층(14)은 표준 포토리소그래피(photolithography) 및 에칭 기술들을 사용함으로써 패터닝된다.
단계(110)는 제 1 희생층(sacrificial layer; 16)의 침착과 패터닝을 포함한다. 층(16)은 통상적으로 약 1 내지 2 미크론(μ) 두께로 침착된 포스포실리케이트 유리(phosphosilicate glass; PSG)이다. PSG 희생층(16)은 통상 사용되는 기술들 중 임의의 기술, 예를 들어 화학적 기상 침착(CVD)과 같은 기술에 의해 침착된다. PSG는 센싱 구조들을 형성하는데 통상적으로 사용되는 물질인 폴리실리콘에 대해 빠른 에칭 속도와 높은 에칭 선택성을 위해 선택된다. 이후, 도 3을 참조하면, 모놀리식 반도체 장치의 일부의 매우 간소화된 도면이 침착 및 패터닝 단계(110)와 임의의 마스킹 층(masking layer)(도시되지 않음)의 제거의 완료 후의 상태를 도시한다. 총(16)은 앵커 개구(anchor opening: 18)를 정의하기 위해 표준 포토리소그패피 및 에칭 처리 과정을 통해 패터닝된다. 건식 에칭 기술들이 층(16)을 패터닝하기 위해 사용될 수 있을지라도, 일반적으로 제 1 희생층(16)은 앵커 개구(18)의 하부에 노출되는 아래에 놓인 상호 접속층(14)에 대해 매우 선택적인 버퍼링된 산화물 에천트(buffered oxide etchant: BOE)로 에칭된다.
다시 도 2로 돌아가서, 마스킹 층(도시되지 않음)의 제거 후에, 단계(120)에서 구조층(32)이 침착되고, 도핑되고, 패터닝된다. 통상적으로 구조층(32)은 상호 접속층(14)에 결합하고 앵커 개구(18)를 완전히 채우기 위해, 예를 들어, LPCVD에 의해 같은 형태로 침착된 폴리실리콘으로부터 형성된다. 구조층(32)의 두께는 형성된 센서 구조 소자 형태의 함수인 반면에, 1 내지 2 미크론은 도시된 바와 같이 폴리실리콘 캔틸레버 빔에 대한 통상적인 두께이다.
폴리실리콘이 센서 구조 소자들을 형성하는데 통상적으로 사용되지만, 텅스텐(W)과 같은 도전성 물질들 또는 다른 반도체 물질들 또한 센서 소자들을 형성하는데 사용될 수 있다. 그러나 폴리실리콘이 사용되는 경우, 그 위치의 도핑된 폴리실리콘보다는 도핑되지 않은 폴리실리콘이 침착되는 경우에, 가장 큰 침착율들이 얻어진다. 그러므로 도핑되지 않은 폴리실리콘 막(층 32)이 통상적으로 침착되고, 이어서 폴리실리콘을 도핑하기 위한 통상적으로 사용되는, 몇 가지 잘 공지된 방법들 중 하나, 예를 들어 이온 주입을 이용하여 도핑된다. 도핑 후에, 구조층(32)은 요구된 특정 센서 구조 소자를 형성하기 위해 패터닝된다. 또한 구조층(32)의 도핑은 다른 무엇보다도 앵커 개구(18)를 통해서 상호 접속층(14)으로의 층(32)의 전기적 결합을 개선하는 역할을 함을 이해해야 한다.
도 4를 참조하면, 모놀리식 반도체 장치의 일부의 매우 간소화된 단면도가 단계(120)의 완료 및 마스킹 층의 제거(도시되지 않음) 후의 상태가 도시된다. 구조층(32)은 앵커 개구(18)를 채우는 것으로 도시되어 있으며, 그리하여 그것은 상호 접속층(14)에 물리적으로 그리고 전기적으로 결합된다. 임의의 수의 앵커 개구들(18)이 각 센서 소자(32)에 대해 형성될 수 있으며, 예를 들어, 브리지 센서 소자들이 요구된다면, 두 개의 앵커 개구들(18)이 형성될 것이다. 또한 다수의 센서소자들(32)이 단일의 기판(10) 상에 형성될 수 있다.
도 2로 돌아가서, 구조층(32)의 패터닝 후에, 단계(130)는 패터닝된 구조층(32)을 완전히 덮기 위해 제 2 희생층(34)의 침착과 패터닝을 제공한다. 제 2 희생층(34)은 일반적으로 PSG로 구성되어 있다. 도 5를 참조하면, 층(34)을 패터닝시키면, IC 영역(40)으로부터의 층(34)과 층(16)이 제거된다. 그리고 상호 접속층(14)이 노출되어진다. 도 2에 있는 단계(130)는 열 어닐을 제공한다. 일반적으로 약 900℃의 어닐 온도가 사용된다. 이러한 어닐은 패터닝된 구조층(32)내의 스트레스를 완화시키고 제 1 및 제 2 희생층(16, 34)으로부터 포스포러스(phosphorus)를 확산시킴으로써 층(32)에 도핑을 제공한다. 이와 같이, 도핑된 패턴층(32)은 도펀트(dopant)가 희생층(16, 34)에서 층(32)으로 확산된다는 점에서 매우 효과적이라는 것이 발견되었다. 이제, 도 5를 참조하면, 층(32)은 각각 제 1 및 제 2 희생층들(16, 34) 사이에 둘러싸여지고, 패터닝된 구조층(32)의 모든 표면들은 PSG 층과 도펀트 소스와 접촉하게 되는 것을 볼 수 있다.
도 2를 다시 참조하면, 단계(140)는 IC 영역(40)내의 회로 소자들을 만드는 동안에 센서 영역(30)을 보호하기 위해 밀폐층(36)(sealing layer)을 침착시키고 패터닝한다. 개시된 방법은 본질적으로 층(32)으로 모든 SMS 구조들을 정의하는 반면에, 센서 영역(36)내의 이러한 센서 구조 소자들은 각각 제 1과 제 2 희생층들(16, 34) 사이에서 둘러싸이고 그들에 의해 보호된다. 도 1에 도시된 소스/드레인 영역들(42)과 같은 IC 장치 소자들은 고온 처리 방식을 이용하여 형성되는 동안에, 센서 구조 소자들(32)은 IC 처리에서 사용된 고온에 의해 생기는 손상과 스트레스 누적으로부터 보호받게 될 것이다. IC 처리 과정 동안 센서 영역(30)과 SMS 구조들에 대한 추가 보호 방법은 밀폐층(36)에 의해 제공된다. 도 6을 참조하면, 통상적으로 Si3N4로 구성된 밀폐층(36)은 IC 영역(40)내의 기판(10)을 노출시키기 위해 패터닝된다. 동시에 센서 영역(30)에 대한 밀폐(seal)를 형성하여, 상호 접속 영역(15)과 IC 영역(40)은 보호되지 않는 상태로 놔두게 된다.
도 2의 단계(140)는 IC 영역(40)내의 회로를 구성시키는 것을 추가적으로 제공하고 있다. 사용된 자세한 처리 단계들은 요구된 마지막 구조와 IC 회로의 기능에 달려있다는 것을 알게 될 것이다. 이러한 처리 단계들은 본 발명에서 사용되도록 의도된 것이라는 것을 알게 된다. 도 7을 참조하면, 소스/드레인 영역들(42)과 같은 모든 IC 회로 소자들이 만들어졌으며 산화물 층(44) 밑에 도시된다. 센서층(32)이 제 1 및 제 2 희생층들(16, 34) 사이에 둘러싸여져 있고 이용된 특정한 IC 처리에 맞는 급속 열 어닐(RTA)은 수행되는 IC 처리과정 동안에 패터닝된 구조층(32)내에서 만들어진 스트레스들을 효과적으로 감소시킬 수 있다. 그러므로 통상적인 MOS 처리 과정에 있어서, 약 30 초 동안 약 900℃ 온도에서의 RTA가 효과적이라는 것이 증명되었다. 다른 RTA 조건들이 요구되어질 수 있으며 그것은 수행된 특정한 IC 처리 과정뿐만 아니라 제조된 센서 소자들의 형태의 함수라는 것을 알게 될 것이다. 이러한 다른 RTA 조건들은 시험 구조들의 평가를 통해 경험적으로 쉽게 결정될 수 있다는 것을 알게 될 것이다. 마지막으로, 밀폐층(36)은 열 어닐 전 또는 후에 제거될 수 있다는 것도 알게 될 것이다. 도 7은 밀폐층(36)이 RTA 단계 전에 제거되어지는 단계(140)의 종료부분에서 본 발명의 방법을 구현한 것에 의해 제조된 구조를 도시했다.
도 2를 다시 참조하면, 단계(150)는 센서 영역(30)이 상호 접속 영역(15)을 이용하여 IC 영역(40)에 전기적으로 결합되어 있다는 것을 보여주고 있다. 도 8에 도시된 것처럼, 접촉 개구들(49)은 산화층(44)내에서 형성되었다. 금속 접촉층(46)은 금속 접촉들(46)을 만들기 위해 침착되고 패턴화되어지고, 그리하여 도시된 바와 같이, IC 영역(40)에 센서 영역(30)을 전기적으로 결합시키며, 여러 가지 IC 회로 소자에 대한 전기적인 결합을 제공하고 있다. 이어서, 단계(150)는 패시베이션 층(passivation layer : 50)의 침착과 패터닝을 제공한다. 패시베이션층(50)의 패터닝은 오프칩(off chip) 전기 결합을 위해 IC 영역(40)내의 본딩(bonding) 영역(도시되지 않았음)을 노출시키고, 센서 영역(30)을 노출시킬 것이다. 패시베이션 층(50)은 최소한 가장상부의 층으로서 Si3N4로 구성될 것이다. PSG에 대해서 높은 선택성을 갖는 다른 유전체 물질 또는 Si3N4의 선택은 희생층들의 후속 제거동안 IC 영역(40)을 완전히 보호하는데 있어서 중요하다. 마지막으로 제 1 과 제 2 희생층들(16, 34)은 각각 패터닝된 구조층(32)을 개방시키기 위해 에칭된다. 일반적으로 희생층들은 노출된 금속층들뿐만 아니라 패시베이션 층(50)과 구조 소자들(32)에게 높은 선택성을 제공해주는 BOE 용액을 이용하여 에칭된다. 도 8은 단계(150)의 종료시에 본 발명의 방법을 실시한 예에 의해서 제조된 구조를 도시하고 있다.
집적된 표면 마이크로머신 구조들을 가진 모놀리식 반도체 장치를 제조하는 새로운 방법이 개시되었다. 그 방법은 IC 영역(40)내의 IC 장치 소자들을 만들기 전에 센서 영역(30)내의 모든 구조들을 만들게 된다. 그 방법은 먼저 모든 센서의 구조 소자들(32)을 각각 제 1 및 제 2 희생층(16, 34) 내에 둘러싸이게 함으로써 그것들을 열처리 영향들로부터 보호하게 된다. 두 번째로는 밀폐층(36)내에 있는 센서 영역(30)을 완전히 덮기 위해 센서 영역(30) 위에 밀폐층(36)을 제공한다. 마지막으로 최적화된 IC 처리 과정 동안에 소자들(32)에 의해 누적된 어떤 스트레스들을 완화하는 조절된 RTA 처리과정을 제공한다. 게다가, 그 방법은 각 영역의 처리 과정이 서로 독립적이기 때문에, 임의의 형태의 IC 영역(40)내의 IC 소자들과 센서 영역(30)내의 센서 소자들을 제공한다.
제공된 방법은 센서 소자들과 IC 소자들의 독립적인 최적화를 제공하는데 있어서, 종래 기술의 방법에 비해 실질적인 이점들을 제공함을 이해해야 한다. 본 기술 분야의 숙련자들이 아는 바와 같이, 제조 공정들의 최적화는 개선된 신뢰성과 낮은 비용의 장치들을 제공한다. 부가적으로, 최적화는 또한 부작용 자체의 감소와 보다 높은 성능의 제조에 의해 보다 나은 부작용 보상을 제공한다. 마지막으로, 이러한 최적화된 장치들은 센서와 IC 기능의 최적화를 통해 개선된 데이터 획득 기능을 제공한다.
우리는 본 발명의 특정 실시예들을 도시하고 기재했지만, 다른 변경들 또는 개선들을 본 기술 분야의 숙련자들이 생각할 것이다. 그러므로, 본 발명은 개선된 특정한 형태에 제한되는 것이 아니며, 첨부 청구범위는 본 발명의 범위와 정신으로부터 벗어나치 않는 모든 변경들을 포함하는 것으로 의도된 것임을 이해하길 바란다.
본 발명은 최적화된 IC 및 SMS 소자들 둘 모두를 갖는 모놀리식 반도체 장치들을 제조하기 위한 새로운 처리를 제공한다.
또한, 본 발명은 개선된 신뢰성과 낮은 비용을 갖는 장치들을 제공하는 집적된 표면 마이크로머신 구조들을 갖는 모놀리식 반도체 장치들을 제조하기 위한 새로운 처리를 제공한다.
또한, 본 발명은 보다 나은 부작용의 보상 및 데이터 획득뿐만 아니라 보다 높은 감도 및 정확성을 갖는 장치들을 제공하는 집적된 표면 마이크로머신 구조들을 갖는 모놀리식 반도체 장치들을 제조하는 새롭고 개선된 방법을 제공한다.

Claims (2)

  1. 집적된 표면 마이크로머신 구조(micromachined structure)를 갖는 모놀리식 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판을 제공하는 단계와;
    적어도 하나의 도전성 마이크로구조를 형성하는 단계로서, 상기 적어도 하나의 도전성 마이크로구조는 센서 영역 내에서 상기 반도체 기판 위에 놓이고, 상기 적어도 하나의 도전성 마이크로구조는 밀폐되는, 상기 마이크로구조를 형성하는 단계와;
    상기 적어도 하나의 도전성 마이크로구조를 형성하는 단계에 후속하여 적어도 하나의 반도체 장치를 형성하는 단계로서, 도전적으로 도핑된 영역들을 포함하는 상기 적어도 하나의 반도체 장치가 집적 회로 영역 내에 형성되는, 상기 반도체 장치를 형성하는 단계와;
    상기 적어도 하나의 반도체 장치를 형성하는 단계에 후속하여 열 어닐(thermal anneal)을 수행하는 단계와;
    상기 적어도 하나의 도전성 마이크로구조를 개방하는(unsealing) 단계로서, 상기 적어도 하나의 도전성 마이크로구조가 중단(suspend)되는, 상기 개방하는 단계와;
    상기 적어도 하나의 반도체 장치에 상기 적어도 하나의 도전성 마이크로구조를 전기적으로 결합하는 단계를 포함하는, 모놀리식 반도체 장치를 제조하는 방법.
  2. 집적된 표면 마이크로머신 센서 구조들을 갖는 모놀리식 반도체 장치를 제조하는 방법에 있어서,
    상부 표면(top surface)을 갖는 반도체 기판을 제공하는 단계와;
    상기 상부 표면 위에 놓이는 상호 접속층(interconnection layer)을 형성하는 단계와;
    상기 상호 접속층 위에 놓이는 제 1 희생층(sacrificial layer)을 형성하는 단계와;
    상기 제 1 희생층을 패터닝하는 단계로서, 집적된 회로 영역 및 센서 영역이 정의되고, 상기 제 1 희생층의 선택된 부분들이 상기 상호 접속층을 노출시키는 적어도 하나의 앵커 개구(anchor opening)를 형성하기 위해, 상기 센서 영역에서 제거되는, 상기 제 1 희생층을 페터닝하는 단계와;
    구조층을 형성하는 단계로서, 상기 구조층은 상기 제 1 희생층 위에 놓이고 상기 적어도 하나의 앵커 개구를 통해 상기 상호 접속층에 결합되는, 상기 구조층을 형성하는 단계와;
    상기 센서 영역 내에 적어도 하나의 센서 구조 소자를 형성하기 위해 상기 구조층을 패터닝하는 단계와;
    상기 센서 영역 위에 놓이는 제 2 희생층을 형성하는 단계와;
    상기 센서 영역 위에 놓이는 밀폐층을 형성하는 단계와;
    이어서 상기 집적된 회로 영역 내에, 도전적으로 도핑된 영역들을 포함하는반도체 장치 구조들을 형성하는 단계와;
    급속 열 어닐을 수행하는 단계와;
    상기 IC 영역 위에 놓이는 패시베이션 층(passivation layer)을 형성하는 단계와;
    상기 밀폐층, 제 1 희생층 및 상기 제 2 희생층을 제거하는 단계로서, 상기 적어도 하나의 센서 구조 소자가 중단(suspend)되는, 상기 제거하는 단계와;
    상기 적어도 하나의 센서 구조 소자 및 상기 반도체 장치 구조들을 전기적으로 결합하는 단계를 포함하는, 모놀리식 반도체 장치를 제조하는 방법.
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