KR100437747B1 - 다층 반도체 구조 형성 방법 및 리소그래피 마스크 정렬방법 - Google Patents

다층 반도체 구조 형성 방법 및 리소그래피 마스크 정렬방법 Download PDF

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Abstract

리소그래피 마스크를 정렬하는 정렬 피쳐를 갖는 다층 반도체 구조를 형성하는 방법이 개시되며, 그 방법은 SCALPEL 툴과 연관되어 이용될 수 있다. 본 발명은, 특히 서브 미크론 CMOS 기술 장치 및 회로에 아주 적합하지만 그에 제한되는 것은 아니다. 본 발명은 반도체 웨이퍼상에 리소그래피 마스크의 정렬 및 노출을 위해 전자빔 소스를 이용할 수 있는 장점이 있다. 또한, 본 발명은 반도체 장치 제조 공정에 있어서 초기에 정렬 피쳐를 형성할 수 있는(즉, 제로 레벨) 장점이 있다.

Description

다층 반도체 구조 형성 방법 및 리소그래피 마스크 정렬 방법{A METHOD OF FORMING AN ALIGNMENT FEATURE IN OR ON A MULTI-LAYERED SEMICONDUCTOR STRUCTURE}
이 출원은 1999년 12월 7일자 출원되어 현재 계류중인 미국 특허 출원 번호 제 09/456,224 호의 분할 출원이다.
본 발명은 집적 회로에 관한 것으로, 특히 다층화된 반도체 구조 또는 그 위에, SCALPEL 툴(tool)과 연관되어 이용되고 리소그래피 마스크(lithography mask)를 정렬하기 위한 정렬 피쳐(feature)를 형성하는 방법에 관한 것이다.
광학적 리소그래피 툴은 단일 광 소스(예를 들어, 레이저)를 이용하여 반도체 웨이퍼상에 리소그래피 마스크를 정렬하고 노출시킨다. 포토리소그래피를 이용하는 전형적인 반도체 웨이퍼 프로세스에 있어서, 전자빔 리소그래피 노출 툴의 전자빔으로 검사했을 경우에 정렬 마스크는 고도로 후방 산란되는 전자 콘트라스트를 생성하지 못한다. 그러므로, SCALPEL(Scattering with Angular Limitation In Projection Electron-Beam Lithography)을 갖는 전자빔을 이용하여 전형적인 포토리소그래피 정렬 마스크를 검출하는 것이 불가능하다. 단지 전자로 검출될 수 있는 정렬 마스크가 웨이퍼상에 또는 웨이퍼에 규정된 후에, 웨이퍼상의 마스크 피쳐를 노출시키기 위해 SCALPEL 툴을 이용할 수 있다. 따라서, SCALPEL 툴은 전자빔 소스를 이용하여 리소그래피 마스크를 정렬하고, 웨이퍼상에 마스크를 노출시킨다.
따라서, 반도체 웨이퍼상에 리소그래피 마스크를 정렬하고 노출시키기 위해 전자빔 소스를 이용할 수 있게 하는 방법 및 구조가 이 분야에 필요하다.
본 발명은, 리소그래피 마스크를 정렬하는 다층화된 반도체 구조에 또는 그 위에 정렬 피쳐를 형성하고, SCALPEL 툴 및 프로세스와 연관되어 이용할 수 있는 방법에 관한 것이다. 본 발명은, 특히, 서브 미크론 CMOS 기술 장치 및 회로에 아주 적합하지만, 그것에 한정되는 것은 아니다. 본 발명은 반도체 웨이퍼상에 리소그래피 마스크를 정렬하고 노출시키기 위해 전자빔 소스를 사용할 수 있는 장점이 있다. 또한, 본 발명은 반도체 장치 제조 공정에서 초기에(즉, 제로 레벨) 정렬 피쳐를 형성할 수 있게 하는 장점이 있다.
SCALPEL 툴은 특히 리소그래피 마스크 정렬 및 위치 맞춤에 정렬 피쳐를 이용한다. 다층화된 반도체 구조의 제조중에 발생되는 잔류 에러는, 반도체 구조상에, 즉, 예를 들어 구조상의 전자빔 감지 레지스트내에 리소그래피 마스크의 정렬 및 마스크 피쳐의 노출을 위한 동일한 전자 광학 구성(즉, 전자 광한 에너지 소스)을 이용하여 최소화된다.
정렬 피쳐 또는 마크는 반도체 구조에 리소그래피 마스크를 정렬하는 반도체 구조(즉, 웨이퍼)상에 제조되는데, 이때, 리소그래피 마스크는 반도체 구조에 노출되고 에칭될 다수의 피쳐를 규정한다. 본 발명에 따르면, 리소그래피 마스크의 정렬 및 마스크에 의해 규정된 피쳐의 노출을 위한 SCALPEL 툴에 의해 100kV 전자빔 소스가 이용된다. 비교적 높은 원자 번호 물질의 반도체 구조에 정렬 피쳐를 형성하는데 있어서, SCALPEL 툴에 의해 검출되는 전자를 후방 산란시키는 물질을 제공하여, 정렬 피쳐의 위치를 판단한다. 또한, 본 발명에서는 정렬 피쳐가 반도체 구조의 한 층에 규정되고 실리콘 이산화물로 형성되는 SCALPEL 툴의 단일 에너지 소스를 사용한다. 이 경우에, SCALPEL 툴의 검출 감도가 높은 원자 번호 물질에 대한 것보다 더 커야 하거나, 마크 토포그래피(topography)가 충분히 후방 산란된 전자 콘트라스트에 기여하여, 실리콘 이산화물 정렬 피쳐 및 다른 반도체층에 의해 반사된 전자량에 있어서의 차이를 섬세하게 검출할 수 있어야 만 한다.
또한, 본 발명은, 반도체 구조를 구성하는 임의의 다른 물질보다 많은 양의 전자를 후방 산란하는 물질로 이루어지고 반도체 구성 또는 그 위에 형성된 정렬 피쳐를 이용하여 반도체 구조상에 리소그래피 마스크를 정렬하는 방법에 적용된다. 전자빔은 그 구조에 제공되고, 정렬 피쳐에 의해 후방 산란되는 전자가 정렬 피쳐의 위치를 판단하기 위해 검출될 수 있다. 그 다음, 리소그래피 마스크는 이전에 검출된 정렬 피쳐를 이용한 노출을 위해 정렬된다.
본 발명은 실리콘 기판을 갖는 다층화된 반도체 구조를 형성하는 방법에 관한 것으로, 실리콘 기판에 실리콘이 아닌 물질의 정렬 피쳐를 형성하고, 실리콘 기판을 향해 전자빔을 제공하는 전자빔 소스를 갖는 SCALPEL 툴을 이용하고, 정렬 피쳐를 이용하여 리소그래피 마스크를 정렬하는 것을 포함한다. 정렬 피쳐는 실리콘 기판보다 전자빔 소스 쪽으로 보다 많은 양의 전자를 후방 산란시킨다.
본 발명은 실리콘, 실리콘 이산화물 및 폴리실리콘층을 포함하는 다층 반도체 구조를 형성하는 방법에 관한 것으로, 반도체 구조의 폴리실리콘층상에 정렬 피쳐를 형성하고, 폴리실리콘층에 전자빔을 제공하는 전자빔 소스를 갖는 SCALPEL 툴을 이용하고 정렬 피쳐를 이용하여 리소그래피 마스크를 정렬하는 것을 포함한다. 정렬 피쳐는 폴리실리콘층 보다 전자빔 소스 쪽으로(전자빔 감지 검출기 쪽으로) 보다 많은 양의 전자를 후방 산란시킨다.
또한, 본 발명은 실리콘 및 실리콘 이산화물층을 포함하는 다층 반도체 구조를 형성하는 방법에 관한 것으로, 실리콘 이산화물에 정렬 피쳐를 형성하고, 실리콘 기판으로 전자빔을 제공하는 전자빔 소스를 갖는 SCALPEL 툴을 이용하고 정렬 피쳐를 이용하여 리소그래피 마스크를 정렬하는 것을 포함한다. 정렬 피쳐는 폴리실리콘층보다 전자빔 소스 쪽으로 보다 많은 양의 전자를 후방 산란시킨다.
본 발명은 본 발명의 다양한 방법 실시예에 따라 제조된 반도체 구조에 관한 것이다.
본 발명의 다른 목적 및 특징은 첨부된 도면과 함께 아래의 상세한 설명으로부터 알 수 있을 것이다. 그러나, 도면은 개략적인 것으로 다만 설명을 위해 도시되고 본 발명을 제한하기 위한 것이 아니며, 참조는 첨부된 특허 청구 범위에 대해 구성되기 위한 것임을 알 수 있을 것이다.
도면은 개략적인 것으로 단지 설명을 위한 것이며, 유사한 구성 요소에 대한 참조 문자는 동일하게 부여하였다.
도 1 내지 3은 본 발명에 따라 제조되고 실리콘 기판 상에 형성되는 정렬 피쳐를 갖는 반도체 구조의 실리콘 기판에 대한 측단면도,
도 4 내지 5는 본 발명에 따라 제조되고 비교적 고 원자 번호 물질로부터 실리콘 이산화물층에 형성되는 정렬 피쳐를 갖는 반도체 구조의 실리콘 및 실리콘 이산화물층에 대한 측단면도,
도 6 내지 7은 본 발명에 따라 제조되고 비교적 고 원자 번호 물질로부터 폴리실리콘층상에 형성되는 정렬 피쳐를 갖는 반조체 구조의 실리콘, 실리콘 이산화물 및 폴리실리콘층에 대한 측단면도,
도 8은 SCALPEL 개구를 포함하는 SCALPEL 노출 툴을 나타내는 도면,
도 9는 본 발명에 따라 반도체 구조 위 또는 반도체 구조에 규정되는 다수의 정렬 피쳐를 갖는 반도체 구조를 나타내는 정면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 구조 20 : 반도체 기판
30 : 실리콘 이산화물 34 : 필드 산화물 영역
36 : 게이트 산화물 영역 40 : 폴리실리콘층
50 : 비교적 높은 원자 번호 물질 60 : 정렬 피쳐
이하, 첨부된 도면을 참조하여 상세히 설명한다. 우선 도 8을 참조하면, SPOC(SCALPEL Proof-Of-Concept) 또는 SPOL(SCALPEL Proof-Of-Lithography) 노출 툴(100)이 도시된다. 그러한 노출 툴(100)은 일반적으로 당업자에게 잘 알려져 있으며, 그의 구성 및 작용에 대한 상세한 설명은 본 발명에서는 불필요하다고 여겨진다. 아래의 설명은 단지 예시적인 노출 툴(100)의 일부를 예시적으로 제공한 것으로, 노출 툴(100)이 이에 제한되는 것은 아니다. 도 8에 도시된 노출 툴(100)은, 바람직하게, 대략 100kV의 전자빔(112)을 생성하여 여러 부품(예를 들어, 마스크, 렌즈, 개구 등)을 통해 반도체 구조(10)로 진행시키는 전자빔 소스(110)를 포함한다. 전자빔(112)은 우선 다수의 지주(strut)에 의해 지지되는 멤브레인(142)을 포함하는 마스크(140)를 통해 진행된다. 마스크(140)는 반도체 구조 또는 웨이퍼(10)에서 에칭될, 예를 들어, 정렬 피쳐(60)와 같은 패턴을 포함하는 세그먼트(146)내에서 전자빔(112)에 의해 조사되고, 산란기(scatterer)층(148)에서 에칭된다. 마스크(140)를 통과한 전자빔(150)은 멤브레인(142) 및 (패턴을 포함하는) 산란기층(148)에서 산란하게 된다. 산란된 전자빔(150)의 방사선은 제 1 렌즈(160)에 의해 집속 방사선(152)으로 집속되고, 그 다음에 집속 방사선(152)을 필터링하도록 충분한 수납(acceptance : 156)을 규정하는 개구(154)를 통과한다. 그에 따라 필터링된 방사선(158)은 산란기층(148)을 통과하지 못했던 방사선만을 포함하게 된다. 제 2 렌즈(170)는 필터링된 방사선(158)을, 산란기층(148)에 의해 규정되는 패턴을 나타내는 콘트라스트(예를 들어, 정렬 피쳐(60))를 포함하는 영상 방사선(162)으로 집속하고 집속된 방사선(170)을 웨이퍼(10)의 표면상에 제공한다. 굴절기들(164,166)이 제공되어, 집속된 방사선(152)에 의해 운반된 패턴을 웨이퍼(10)상에 스캔하며, 전자빔 감지 검출기(168)가 제공되어 후방 산란된 전자를 검출한다. 검출기(168)로부터 제공된 신호는 알려진 검출 회로 및 시스템을 사용하여 분석되고, 그에 따라 정렬을 위한 웨이퍼 마크와 마스크 마크의 영상간의 관계를 판단하게 된다. 정렬 피쳐(60)를 식별하고 배치하며, 리스그래피 마스크(40)의 정렬을 촉진시키기 위해 후방 산란된 전자가 검출기(168)에 의해 검출된다.
본 명세서에서 사용된 반도체 구조 및 웨이퍼란 용어는 상호 교환하여 사용되며, 단일층의 반도체 물질(예를 들어, 실리콘 기판, GaAs, InP와 다른 Ⅲ족 및 Ⅴ족 합성물, 및 절연 기판(예를 들어, SiGex)상의 실리콘)로 구성된 장치 및 단일층의 반도체 물질보다 많은 층으로 구성된 장치를 지칭한다.
본 발명의 다양한 실시예에 따르면, 도 9에 도시된 정렬 피쳐(60)는 다층화된 반도체 구조(10)(즉, 웨이퍼)에 규정되고, 반도체 기판이 형성되는 물질과 다른 물질(예를 들어, 실리콘) 및 바람직하기로는, 반도체 물질(예를 들어, 실리콘)의 원자 번호에 비해 상대적으로 높은 원자 번호를 갖는 물질로 형성된다. 따라서 정렬 피쳐(60)는 반도체 기판(20)보다 더 많은 전자를 후방 산란시킨다. 정렬 피쳐(60) 및 반도체 기판(20)간의 콘트라스트가 대략 5% 또는 그 이상이면, 그 둘을 식별하기에 충분하다. 이러한 방식에 있어서, 전자빔 소스(110)는, 정렬 피쳐(60)를 배치하고, 리소그래피 마스크(140)를 정렬하며, 집적 회로(14)의 제조중에 반도체 구조(10)상의 레지스트(즉, e-빔 레지스트)에 있는 마스크(140)에 의해 규정되는 특징을 노출시키는데 이용된다. 예시적인 정렬 피쳐 물질은 SiO2, W, WSi, Ta, TaSi, Ti, WSiN, TaN, WN, TiN, Co, CoSix및 TiSix를 포함하지만, 이에 제한되는 것은 아니다.
다음, 도 1 내지 3을 참조하면, 반도체 기판(20)의 일부 단면도 및 반도체 기판에 규정된 얕은 트렌치(22)가 도시된다. 기판에 대한 예시적인 반도체 물질은 실리콘(Si), 갈륨 아르세나이드(GaAs), 인듐 인화물(InP), Ⅲ족 및 Ⅴ족 합성물, 및 절연 기판(예를 들어, SiGex)상의 실리콘을 포함한다. 종래의 반도체 처리 기법을 이용하여 트렌치를 대략 0.1 내지 1.0의 깊이로 형성하거나 에칭한다. 실리콘 이산화물(30)은 화학 기상 증착(Chemical Vapor Deposition : CVD) 기법, 열 산화, 또는 다른 알려진 물질 증착 방법 및 기법에 의해 트렌치(22)에 침착되며, 이러한 침착은 트렌치(22)가 실질적으로 꽉 찰 때까지 수행된다. 예를 들어, 화학적 기계적 연마와 같은 후속 처리가 기판(20) 및 실리콘 이산화 물질(30)상에 실행되고, 그에 따라 실질적으로 매끄럽고 평탄한 상면(24)이 형성된다. 일 실시예에 있어서, 실리콘 이산화물(30)은 정렬 피쳐(60)를 형성한다. 본 발명에 관련하여 사용되는 SCALPEL 노출 툴(100)은 기판(20)으로부터의 전자 후방 산란량과 실리콘 이산화물(30)로부터의 전자 후방 산란량을 식별할 수 있어야 한다. 이 단계의 제조 공정에서 반도체 기판 또는 웨이퍼상에 실행되는 작용을 전형적으로 제로-레벨(zero-level) 작용이라 한다. 제로-레벨 작용으로서 정렬 피쳐(60)로 형성하면, SCALPEL 공정 및 웨이퍼(10) 제조 공정중에 보다 빠른 툴을 이용할 수 있게 되고, 그 공정을 이용하여 반도체 구조 또는 웨이퍼(10)에 후속적으로 형성되고 그에 의해 형성된 집적 회로(14)에 형성된 피쳐 및 구조의 정밀도가 보다 높아지게 된다.
도 3에 도시된 다른 실시예에 있어서, 대략 25Å 및 8000Å간의 실리콘 이산화물(30) 일부가, 예를 들어 에칭에 의해 제거되고, 그에 의해 후속적으로 실리콘의 원자 번호 보다 높은 원자 번호를 갖는 물질(50)로 충진된 다른 트렌치가 규정되며, (실리콘 이산화물(30)의)기판(20)에 정렬 피쳐(60)가 형성된다.
다음, 도 4 및 도 5를 참조하면, 반도체 기판(20)과 그 위에 인접하게 배치된 실리콘 이산화물층(30)으로 이루어진 반도체 구조가 도시된다. 필드-산화 영역(34)과 게이트-산화 영역(36)이 실리콘 이산화물층(30)에 규정된다. 종래 기술을 이용하여, 필드 산화 영역(34) 위의 실리콘 이산화물층(30)에 얕은 트렌치를 형성하되, 그의 깊이는 노출 툴(100)의 검출기(168)의 감도에 따라, 또는 적어도 감도의 일부에 의거하여 100Å 내지 10,000Å 사이가 되도록 한다. 기판을 형성하는 반도체 물질의 원자 번호보다 높은 원자 번호를 갖는 물질(50)이 얕은 트렌치(32)에 침착되고, 그에 의해 실리콘 이산화물층(30)의 필드 산화 영역(34) 위의 영역에 정렬 피쳐(60)를 형성한다.
도 6 및 도 7에 도시된 본 발명의 다른 실시예에 있어서, 다층화된 반도체 구조(10)는 반도체 기판(20)과, 반도체 기판(20) 상에 인접하게 배치된 실리콘 이산화물층(30) 및 이산화물층(30) 위에 인접하게 배치된 폴리실리콘층(40)을 포함한다. 필드 산화 영역(34)과 게이트 산화 영역(36)은 실리콘 이산화물층(30)에 각각으로 규정된다. 기판 물질의 원자 번호보다 높은 원자 번호를 갖는 물질(50)층이 폴리실리콘층(40) 위에 전면 침착된다. 알려진 기법 및 방법을 이용하여, 비교적 높은 원자 번호 물질(50)의 일부를 제거하여 그 물질(50)의 두께를 변경시키고, 그에 의해 정렬 피쳐(60)가 규정된다. 상이한 두께의 상대적으로 높은 원자 번호 물질(50)에 의해 후방 산란되는 전자량의 차이를 검출하기 위해 물질 제거량은 SCALPEL 툴(100)(특히, SCALPEL 툴(100)에 제공되는 검출기의)의 감도 및 툴(100)의 성능에 어느 정도 좌우된다. 도 7에 도시된 바와 같이, 물질(50) 아래의 폴리실리콘층(40)을 노출시키기 위해 많은 물질(50)이 제거될 수 있으나, 본 발명에 따라 소량의 물질(50)이 제거될 수도 있다. 즉, 소량의 물질(50)만을 제거하여 물질(50)에 디텐트(detent : 도시되지 않음)를 형성할 수 있다. 물질(50)의 일부를 제거하여 비교적 높은 원자 번호의 잔류 물질(50) 부분들에 정렬 피쳐(60)를 규정한다. SCALPEL 툴(100)은, 전자빔(112)이 비교적 높은 원자 번호 물질(50)과 폴리실리콘층(40) 위에 (또는 상이한 두께를 갖는 물질(50) 부분들 위에서) 교번적으로 통과하여 발생한 후방 산란의 차이를 검출한다. 정렬 피쳐(60)는 필드 산화 영역(34)의 위, 게이트 산화 영역(36)의 위, 또는 둘다의 위에 규정되며, 이러한 것은 설계시에 선택할 수 있는 일반적인 문제이다.
따라서, 본 발명은 반도체 웨이퍼상에 리소그래피 마스크를 정렬 및 노출시키기 위한 전자빔 소스를 이용할 수 있게 하는 방법 및 구조를 제공할 수 있는 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 적용된 발명의 기본적인 신규한 특징을 도시하고 설명하고 나타내었지만, 당업자에게는 본 발명의 사상을 벗어나지 않고서도 개시된 발명의 다양한 생략, 대치, 형태의 전환이 있을 수 있음을 알 수 있을 것이다. 따라서, 본 발명은 특허 청구 범위에 개시된 것에 의해서만 제한된다.

Claims (21)

  1. 반도체 물질층, 실리콘 이산화물층 및 폴리실리콘층으로 구성되는 다층 반도체 구조(a multi-layered semiconductor structure)를 형성하는 방법에 있어서,
    (a) 상기 반도체 구조의 상기 폴리실리콘층상에 정렬 피쳐(alignment feature)를 형성하는 단계와,
    (b) 전자빔을 상기 폴리실리콘층 쪽으로 조사하기 위한 전자빔 소스를 갖는 SCALPEL 툴을 이용하고, 상기 단계 (a)에서 형성된 상기 정렬 피쳐를 이용하여, 리소그래피 마스크를 정렬하는 단계를 포함하되,
    상기 정렬 피쳐는 상기 폴리실리콘층보다 상기 전자빔 소스 쪽으로 보다 많은 양의 전자를 후방 산란(back-scattering)시키는
    다층 반도체 구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 단계 (a)는,
    상기 반도체 구조의 상기 폴리실리콘층상에, 상기 반도체 물질보다 높은 원자 번호를 갖는 후방 산란 물질을 침착하는 단계와,
    상기 후방 산란 물질의 일부를 선택적으로 제거하여 그의 두께를 변화시킴으로써, 상기 후방 산란 물질에 정렬 피쳐를 규정하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  3. 제 2 항에 있어서,
    상기 제거 단계는,
    상기 후방 산란 물질의 부분들을 선택적으로 제거하여 상기 폴리실리콘층을 노출시킴으로써, 제거되지 않은 상기 후방 산란 물질의 적어도 일부에 정렬 피쳐를 규정하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  4. 제 2 항에 있어서,
    상기 침착 단계는,
    W, WSi, Ta, TaSi, Ti, WSiN, TaN, WN, TiN, Co, CoSix및 TiSix로 구성되는 물질의 그룹으로부터 선택된 상기 후방 산란 물질을 침착하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  5. 제 2 항에 있어서,
    상기 반도체 구조는, 상기 반도체 구조에 규정된 필드 산화 영역을 가지며, 상기 제거 단계는 상기 필드 산화 영역 위의 상기 후방 산란 물질의 일부를 선택적으로 제거하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  6. 제 2 항에 있어서,
    상기 반도체 구조는, 상기 반도체 구조에 규정된 게이트 산화 영역을 가지며, 상기 제거 단계는 상기 게이트 산화 영역 위의 상기 후방 산란 물질의 일부를 선택적으로 제거하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 리소그래피 마스크를 정렬하는 방법에 있어서,
    (a) 반도체 구조에 또는 그 위에 정렬 피쳐를 형성하는 단계로서, 상기 정렬 피쳐는 전자 후방 산란 특성을 갖는 반도체 물질로 형성되어, 전자빔의 존재시에 상기 정렬 피쳐가 상기 반도체 구조보다 많은 양의 전자를 후방 산란시키며, 상기 반도체 구조는 반도체 기판을 포함하는 단계―상기 정렬 피쳐를 형성하는 단계는, 상기 반도체 기판에 얕은 트렌치(shallow trench)를 형성하고, 상기 얕은 트렌치에 실리콘 이산화물을 침착하고, 상기 얕은 트렌치에 침착된 실리콘 이산화물의 일부를 제거하여 상기 실리콘 이산화물에 얕은 트렌치를 형성하고, 상기 실리콘 이산화물에 형성된 상기 얕은 트렌치에 상기 반도체 물질보다 높은 원자 번호를 갖는 후방 산란 물질을 침착하는 것을 포함함―와,
    (b) 상기 반도체 구조에 전자빔을 조사하는 단계와,
    (c) 상기 정렬 피쳐로부터 후방 산란된 전자를 검출하여, 상기 정렬 피쳐의 위치를 판정하는 단계와,
    (d) 상기 단계 (c)에서 판정된 위치에 기초하여, 상기 정렬 피쳐를 이용해서 리소그래피 마스크를 정렬하는 단계를 포함하는
    리소그래피 마스크 정렬 방법.
  14. 리소그래피 마스크를 정렬하는 방법에 있어서,
    (a) 반도체 구조에 또는 그 위에 정렬 피쳐를 형성하는 단계로서, 상기 정렬 피쳐는 전자 후방 산란 특성을 갖는 반도체 물질로 형성되어, 전자빔의 존재시에 상기 정렬 피쳐가 상기 반도체 구조보다 많은 양의 전자를 후방 산란시키며, 상기 반도체 구조는 반도체 물질층, 실리콘 이산화물층 및 폴리실리콘층을 포함하는 단계―상기 정렬 피쳐를 형성하는 단계는, 상기 반도체 구조의 상기 폴리실리콘층상에 상기 반도체 물질보다 높은 원자 번호를 갖는 후방 산란 물질을 침착하고, 상기 후방 산란 물질의 일부를 선택적으로 제거하여 그의 두께를 변화시킴으로써, 상기 후방 산란 물질에 정렬 피쳐를 규정하는 것을 포함함―와,
    (b) 상기 반도체 구조에 전자빔을 조사하는 단계와,
    (c) 상기 정렬 피쳐로부터 후방 산란된 전자를 검출하여, 상기 정렬 피쳐의 위치를 판정하는 단계와,
    (d) 상기 단계 (c)에서 판정된 위치에 기초하여, 상기 정렬 피쳐를 이용해서 리소그래피 마스크를 정렬하는 단계를 포함하는
    리소그래피 마스크 정렬 방법.
  15. 삭제
  16. 반도체 물질층, 실리콘 이산화물층 및 폴리실리콘층으로 구성되는 다층 반도체 구조를 형성하는 방법에 있어서,
    (a) 상기 반도체 구조의 상기 폴리실리콘층상에 정렬 피쳐를 형성하는 단계와,
    (b) 전자빔을 상기 폴리실리콘층 쪽으로 조사하기 위한 전자빔 소스를 갖는 EPL 툴을 이용하고, 상기 단계 (a)에서 형성된 상기 정렬 피쳐를 이용하여, 리소그래피 마스크를 정렬하는 단계를 포함하되,
    상기 정렬 피쳐는 상기 폴리실리콘층보다 상기 전자빔 소스 쪽으로 보다 많은 양의 전자를 후방 산란시키는
    다층 반도체 구조 형성 방법.
  17. 제 16 항에 있어서,
    상기 단계 (a)는,
    상기 반도체 구조의 상기 폴리실리콘층상에, 상기 반도체 물질보다 높은 원자 번호를 갖는 후방 산란 물질을 침착하는 단계와,
    상기 후방 산란 물질의 일부를 선택적으로 제거하여 그의 두께를 변화시킴으로써, 상기 후방 산란 물질에 정렬 피쳐를 규정하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  18. 제 17 항에 있어서,
    상기 제거 단계는,
    상기 후방 산란 물질의 부분들을 선택적으로 제거하여 상기 폴리실리콘층을 노출시킴으로써, 제거되지 않은 상기 후방 산란 물질의 적어도 일부에 정렬 피쳐를 규정하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  19. 제 17 항에 있어서,
    상기 침착 단계는,
    W, WSi, Ta, TaSi, Ti, WSiN, TaN, WN, TiN, Co, CoSix및 TiSix로 구성되는 물질의 그룹으로부터 선택된 상기 후방 산란 물질을 침착하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  20. 제 17 항에 있어서,
    상기 반도체 구조는, 상기 반도체 구조에 규정된 필드 산화 영역을 가지며, 상기 제거 단계는 상기 필드 산화 영역 위의 상기 후방 산란 물질의 일부를 선택적으로 제거하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
  21. 제 17 항에 있어서,
    상기 반도체 구조는, 상기 반도체 구조에 규정된 게이트 산화 영역을 가지며, 상기 제거 단계는 상기 게이트 산화 영역 위의 상기 후방 산란 물질의 일부를 선택적으로 제거하는 단계를 포함하는
    다층 반도체 구조 형성 방법.
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