KR100430330B1 - 래핑기법을사용하여반도체칩의전극상에도전성범프(bump)를형성하는방법및이에의해서제조되는범프 - Google Patents

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Abstract

반도체 다이상의 전기접점 범프 (bump) 용 구조 및 방법, 접점 범프는 집적 회로의 전극 접점상에 형성되고 나서, 반도체의 표면은 보호용 폴리머 (polymer) 층으로 코팅되며, 상기 층은 일정한 높이의 접점 범프를 생산하도록 래핑 (lapping)된 웨이퍼이다.

Description

래핑 기법을 사용하여 반도체 칩의 전극상에 도전성 범프 (bump)를 형성하는 방법 및 이에 의해서 제조되는 범프
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 집적 회로 칩을 전기적 인터페이스 기판의 단자 전극에 전기적으로 접속하기 위한 전기접점 범프를 형성하는 방법 및 이 방법을 사용하여 제조된 범프의 구조물에 에 관한 것이다.
집적 회로 (IC)는 차후 개별적인 회로 다이로 다이싱 (dicing)되는 실리콘 웨이퍼상에 형성된다. 그리고 나서 상기 개별적인 다이는 전기적 인터페이스를 칩 회로에 제공하는 인터페이스 구조물에 전기적으로 접속되어야 한다.
IC를 접속 및 패키징하는 많은 기술들이 개발되어 왔다. 한가지 방법인 와이어 본딩은 다이상의 전극과 칩 캐리어상의 전극 사이에 금, 구리 또는 알루미늄 와이어를 부착시킨다. 테이프 자동화 접착 (TAB)인 또 다른 방법에서, 금속화 인터페이싱 접속망은 다이가 열압축 기술 또는 도전성 에폭시 (epoxy)를 사용하여 부착되는 박막의 테이프상에 에칭된다.
소형화 추세에 따라서, IC 다이를 인터페이스 구조에 직접 접속하는 것이 바람직해진다. 상기 인터페이스 구조는 칩 캐리어 (chip carrier), 유리 (액정 디스플레이 회로의 경우) 또는, 가장 최근에는, 칩 사이즈 패키징 (Chip Size Packaging ; CSP) 에서와 같은 인쇄 회로 기판 (PCB) 일 수 있다.
다이를 집적 접속하기 위해서, 위로 돌출된 전기접속 표면을 제공하도록 다이상에 각각의 전극상의 도전성 범프를 제조하는 실행법이 개발되어 왔다. 이 경우에 다이상의 범프는 땜납 리플로 (solder reflow), 열압축 또는 도전성 에폭시와 같은 수단에 의해 인터페이스 구조상의 해당하는 전극에 부착된다.
IC 전극상에 접점 범프를 제조하는 방법이 많이 있다. 반도체 다이상에 융기된 접점 영역을 증착하는 데에 도금 기술이 사용될 수 있다. 그렇지만, 에칭 및 도금의 반복적인 단계는 비용이 많이 들며 또한 부정확도를 일으키기 쉬운데, 상기 부정확도는 본 발명에 의해 성취될 수 있는 범프의 높이를 제한한다. 또한 이러한 연속적인 단계는 반도체 회로의 질을 떨어뜨려 제조공정에서 얻어지는 사용가능한 디바이스의 수율을 저하시킨다. 미합중국 특허 제 5,058,798 호에는 도금법의 한 실례가 개시되어 있다.
또 다른 일반적인 방법은 금속볼 (metallic ball)을 IC 전극에 부착하기 위해 와이어 본딩을 사용하는 것이다. 이러한 유형의 방법에 대한 한가지 전형적인 실례에서는 캐필러리(capillary)를 통해 공급되는 본딩 와이어의 단부상에 금속볼이 형성된다. 캐필러리는 전극상에 상기 볼을 프레스하고 나서 와이어를 절단하도록 IC의 표면으로 부터 측방향으로 이동 제거된다. 와이어 본딩 방법에 대한 실례는 미합중국 특허 제 5,014,111 호, 제 5,060,843 호 및 제 4,442,967 호에 개시되어 있다.
절단 기능은 와이어 본딩 방법에서는 부정확하며 범프는 정확하게 제어할 수 없는 여러 가지의 길이를 갖는, 범프에 부착된 잔류 와이어를 갖는 경향이 있다. 상기 잔류 와이어는 인접 전극에 단락을 일으킬 만큼 충분히 길 수 있는데, 캐필러리가 다이의 표면에 대하여 측방향으로 이동되는 경우 특히 그러하다.
Yasuzato 외 그 동료들 (미합중국 특허 제 5,060,843 호)은 캐필러리 절단 운동의 측방향을 제어함으로써 잔류 와이어에 의해 야기되는 단락의 가능성을 줄이는 방법을 찾아냈다. 그들은 임의의 인접 전극으로 부터 이격된 방향으로 와이어를 절단함으로써 남아있는 잔류 와이어 모두는 다이상의 다른쪽 전극으로 부터 감겨져 제거된다. 이는 반도체 다이에 대하여 캐필러리 첨단부 운동의 정확한 제어를 필요로 한다. 또한, 이러한 기술은 전극에 인접한 적어도 한 부분에는 다른쪽 전극이 없어야 한다는 점을 필요로 한다.
와이어 본딩된 범프의 높이를 제어하는 것은 또한 어려운 일이다. 크기차 또는 여러 가지의 잔류 본딩 와이어 길이로 인해 높이가 일정치 않은 범프에는 인터페이스 기판상의 전극에 베어 (bare) IC 칩을 확실히 부착시키는데 필수적인 정확도가 부족하다.
Yasuzato 외 그 동료들은 본딩 와이어가 담긴 캐필러리가 전극에 대해 금속볼을 프레스하는 방법에 의해 범프 높이의 제어를 시도하였다. 이러한 압력은 본딩 와이어와 함께 캐필러리의 첨단부내로 금속볼의 일부를 집어넣는다. 그리고 나서 상기 캐필러리의 첨단부는 상기 볼에서 소정의 간격으로 융기하고 나서 본딩 와이어를 절단하도록 측방향으로 이동된다. 이러한 방법은 범프 높이를 상당히 제어하지만 여전히 처리 공정중에 캐필러리의 첨단부를 매우 정확하게 제어할 필요가 있다. 또한 상기 공정은 복수개의 범프를 동시에 처리하기 보다는 오히려 개별적으로 각 범프상에서 이행된다.
Yamazaki 외 그 동료들 (미합중국 특허 제 5.058,798 호)은 볼을 형성하기 보다는 오히려 IC 전극상에 본딩 와이어를 프레스하기 위해 웨지를 사용하여 범프 높이를 제어한다. 와이어가 전극에 대하여 평평해지거나 펼쳐지지 않도록 낮은 레벨의 압력이 이용된다. 이는 일정한 높이와 폭이 좁은 피치 (pitch)의 범프를 초래한다. 그렇지만, 상기 공정을 이행하는 것은 특허의 대상인 특정한 와이어 본딩 장치를 필요로 하며 범프는 개별적으로 처리된다.
Ogashiwa 외 그 동료들 ( " 땜납 범핑 방법에 의한 Al 패드상의 리플로 가능한 Sn-Pb 범프형성 ", IEEE #?, 1995,p.1203)은 반도체 회로의 알루미늄 전극 패드상에 땜납 범프를 형성하는 땜납 리플로 (solder reflow) 방법을 기술하고 있다. 상기 방법에는 볼을 형성하도록 땜납 (Sn-Pb) 합금 와이어의 단부를 가열하는 아크 (arc) 방전이 사용된다. 그리고 나서 상기 볼은 와이어 본딩 기계를 사용하여 알루미늄 전극 패드에 서모소닉 (thermosonic)적으로 본딩된다. 그리고 나서 상기 본딩된 볼은 땜납이 역류 (reflow)하여 구를 형성하도록 수지 융제 (resin flux)로 가열된다. 결과적인 땜납 범프는 일정한 구의 모양을 갖는다. 그렇지만, 구의 크기는 초기에 전극에 부착된 와이어 볼내에 포함된 합금 재료의 체적으로 인해 변화한다.
본 발명의 목적은, 반도체 다이상에 접점 범프를 형성하고, 전극이 들어있는 다이의 표면을 폴리머로 코팅하고 나서, 접점 범프를 일정한 높이로 절단하도록 폴리머 피막을 래핑함으로써 본 발명의 구조를 제공하는 것이다.
도 1 은 본 발명의 공정 단계를 설명하는 순서도.
도 2a 내지 도 2e 도는 반도체 회로상에 형성된 전극상에 도전성 범프를 형성하는 본 발명의 공정순서를 보여주는 단면도.
도 3 은 본 발명에 따라 제조된 반도체 다이에 대한 사시도.
본 발명의 방법에서는, 반도체 다이상에 접점 범프를 형성하고, 전극이 들어있는 다이의 표면을 폴리머 (polymer)로 코팅하고 나서, 접점 범프를 일정한 높이로 절단하도록 폴리머 피막을 래핑(lapping)함으로써 본 발명의 구조가 제조된다.
범프의 일정한 높이는 다이와 인터페이싱 기판 사이의 접속성을 향상시킨다. 이러한 높이는 범프상의 잔류 와이어를 구부리지 않고서 제어되기 때문에, 접점사이에 단락을 일으킬 위험성은 감소된다. 폴리머 피막은 반도체 표면의 부식을 방지하며 인접 전극의 단락의 위험성을 감소시킨다. 또한 다이를 래핑하는 단계는 기존의 처리 장비에 의해 이행될 수 있고 잘 알려진 저렴하고 간단한 처리 단계이다. 웨이퍼 래핑기법을 사용함으로써, 반도체 웨이퍼상의 모든 디바이스는 다이 각각의 개별적인 처리 비용을 절감하는 단일 단계로 래핑될 수 있다. 다이가 평평한 전극 표면을 갖기 때문에, 다이는 이를 나중 장착할 경우 취급하기에 보다 용이하다.
래핑기법을 사용하여 도전성 범프를 제조하는 공정 및 본 발명에 따라 제조되는 범프 (bump)에 대한 특징 및 이점들은 첨부된 도면과 연관지어 기술된 다음의 설명으로 부터 보다 명백하게 이해될 것이다.
도 1 은 본 발명에 따른 공정의 바람직한 실시예를 포함하는 단계들을 도시하고 있다. 단계 (1) 에서, 반도체 초소형 회로 (IC)가 담긴 도 2a 에 도시된 반도체 웨이퍼 (10)가 제공된다. 개별적인 IC 각각에 대한 전기 접점은 웨이퍼(10)의 표면(12) 상에 형성되었다.
공정에 대한 와이어 본딩 단계 (2) 는 도 2b 에 도시된 바와 같이 도전성 범프 (14)를 형성하도록 표면 (12) 상의 전극 각각에 금(Au), 구리(Cu), 또는 주석-납(Sn-Pb) 합금 와이어를 와이어 본딩하는 단계를 포함한다. 와이어 본딩 공정은 본딩 와이어의 잔류부분 (18)이 접속되는 금속볼 (16)을 제조한다.
상기 바람직한 공정의 웨이퍼 코팅 단계 (3) 에서는, 폴리아미드 (polyamide)와 같은 보호용 폴리머 피막 (20)이 표면 (12)상에 형성된다. 피막 (20)의 두께는 도 2c 에 도시된 바와 같이 상기 피막이 도전성 범프 (14) 각각을 덮는 연속적인 층을 형성할 정도이다.
그 다음으로 웨이퍼 (10) 상의 폴리머 피막 (20)은 도전성 범프 각각의 노출된 부분을 포함하는 평평한 표면 (22)을 피막 (20)상에 형성하도록 공정의 웨이퍼 래핑 단계 (4) 에서 래핑된다. 피막 (20)의 래핑은 웨이퍼 (10)상에 형성된 각각의 도전성 범프 (14) 상의 도전성 표면을 노출시키도록 충분한 피막 재료를 제거한다. 웨이퍼 래핑 단계 (4) 는, 도전성 범프 (14) 각각의 노출된 부분이 도 2d 에 도시된 바와같이 도전성 범프 (14) 각각의 잔류 본딩 와이어 (18)내에 또는 도 2e 에 도시된 바와 같이 도전성 범프 (14)의 금속볼 (16) 일부내에 있도록 제어된다.
공정의 최종 소잉 (sawing) 단계 (5) 에서, 웨이퍼 (10)는 도 3 에 도시된 바와 같이 개별적인 IC가 들어있는 개별적인 다이를 생산하도록 다이싱 (dicing)된다. 각각의 다이 (24)에는 보호용 폴리머 피막 (20)으로 둘러쌓인 도전성 범프 (14)가 들어있다.
공정이 끝날 무렵, 다이 (24)는 도전성 에폭시를 사용하여 인쇄 회로 보드 또는 기타 인터페이스 구조에 본딩하기에 적합한 칩 사이즈 패키지 (Chip Size Package ; CSP)를 구성한다.
본 발명에 의해서, 반도체 다이상에 접점 범프를 형성하고, 전극이 들어있는 표면을 폴리머로 코팅하고 나서, 접점 범프를 일정한 높이로 절단하도록 폴리머 피막을 래핑함으로써, 범프의 일정한 높이는 다이와 인터페이싱 기판 사이의 접속성을 향상시키며, 상기 높이는 범프상의 잔류 와이어를 구부리지 않고서 제어되기 때문에, 접점 사이에 단락을 일으킬 위험성이 감소된다. 또한 폴리머 피막은 반도체 표면의 부식을 방지하며 인접 전극의 단락의 위험성을 감소시킨다. 기존의 처리 장비에 의해 이행될 수 있는 저렴하고 간단한 처리 단계인 웨이퍼 래핑 기법을 사용함으로써, 반도체 웨이퍼 상의 모든 디바이스는 다이 각각의 개별적인 처리 비용을 절감하는 단일 단계로 래핑될 수 있다. 다이가 평평한 전극 표면을 갖기 때문에, 다이는 이를 나중에 장착할 경우 취급하기에 보다 용이하다.

Claims (21)

  1. 도전성 구조물을 상기 전극에 부착하는 단계;
    상기 도전성 구조물을 덮도록 상기 전극이 들어있는 반도체의 표면을 피복하는 단계 ; 및
    상기 도전성 구조물의 일부를 노출시키도록 피막을 래핑 (lapping) 하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프 (bump)를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 도전성 구조물은 금속을 포함하는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  3. 제 2 항에 있어서, 상기 금속은 Au(금)을 포함하는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  4. 제 2 항에 있어서, 상기 금속은 Cu(구리)를 포함하는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  5. 제 2 항에 있어서, 상기 금속은 Sn-Pb (주석-납) 합금을 포함하는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  6. 제 1 항에 있어서, 상기 피막 재료는 폴리머 (polymer)를 포함하는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  7. 제 1 항에 있어서, 상기 도전성 구조물은 와이어 본딩에 의해 상기 전극에 부착되는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  8. 제 1 항에 있어서, 상기 래핑 단계는 반도체 표면에 실질적으로 평행한 방향으로 이행되는 것을 특징으로 하는 반도체 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  9. 도전성 구조물을 상기 전극에 부착하는 단계;
    상기 전극이 들어있는 반도체 웨이퍼 소자의 표면을 피복하는 단계;
    상기 도전성 구조물을 절단하도록 상기 반도체 웨이퍼 소자상에 피막을 래핑하는 단계
    를 포함하는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  10. 제 9 항에 있어서, 상기 도전성 구조물은 금속을 포함하는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  11. 제 10 항에 있어서, 상기 금속은 Au(금)을 포함하는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  12. 제 10 항에 있어서, 상기 금속은 Cu(구리)를 포함하는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  13. 제 10 항에 있어서, 상기 금속은 Sn-Pb (주석-납) 합금을 포함하는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  14. 제 9 항에 있어서, 상기 피막 재료는 폴리머를 포함하는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  15. 제 9 항에 있어서, 상기 도전성 구조물은 와이어 본딩에 의해 상기 전극에 부착되는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  16. 제 9 항에 있어서, 상기 래핑 단계는 반도체 표면에 실질적으로 평행한 방향으로 이행되는 것을 특징으로 하는 반도체 웨이퍼 소자의 표면상에 형성된 전극상에 범프를 형성하는 방법.
  17. 반도체 기판상에 형성된 전극 패드상에 형성된 복수개의 전기 접점 범프에 있어서, 상기 범프 각각은
    전기적 도전성 재료로 이루어진 융기된 부분으로서, 상기 전극 패드에 부착되는 제 1 표면을 갖는 융기된 부분; 및
    상기 제 1 표면에 실질적으로 평행한 상기 융기된 부분의 제 2 표면이 노출되도록 상기 융기된 부분을 둘러쌓는 반도체 기판상에 형성된 보호용 피막
    을 포함하며, 상기 제 2 표면은 상기 반도체 기판상에 형성된 다른 모든 범프들의 제 2 표면과 실질적으로 공평면성을 갖는 복수개의 전기접점 범프.
  18. 제 17 항에 있어서, 상기 보호용 피막은 폴리머를 포함하는 복수개의 전기접점 범프.
  19. 제 17 항에 있어서, 상기 도전성 재료는 Au(금)을 포함하는 복수개의 전기접점 범프.
  20. 제 17 항에 있어서, 상기 도전성 재료는 Cu(구리)를 포함하는 복수개의 전기접점 범프.
  21. 제 17 항에 있어서, 상기 도전성 재료는 Sn-Pb (주석-납) 합금을 포함하는 복수개의 전기접점 범프.
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