KR100411025B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein when a high voltage device and a low voltage device, which are semiconductor logic devices, are simultaneously implemented, a gate nitride oxide film having different thicknesses is formed by nitrogen ion implantation, and a metal- Since a silicide layer is formed and a high-k gate insulating film and a metal gate electrode are formed by applying the damascene method, the electrical characteristics and reliability of the device can be improved, and a method for manufacturing a semiconductor device capable of realizing high integration of the device is described. do.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, when a high voltage device and a low voltage device, which are semiconductor logic devices, are simultaneously implemented, gate nitride oxide films having different thicknesses are formed by nitrogen ion implantation, and metals are formed in the source and drain regions. Since a silicide layer is formed and a damascene method is applied to form a high dielectric constant gate insulating film and a metal gate electrode, the present invention relates to a method for manufacturing a semiconductor device capable of improving electrical characteristics and reliability of the device.
일반적으로, 고전압 소자는 높은 전압이 인가되기 때문에 고전압용 게이트절연막을 두껍게 형성하고, 저전압 소자는 낮은 전압이 인가되기 때문에 저전압용 게이트 절연막을 얇게 형성하고 있다. 이러한 고전압 및 저전압 소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 절연막을 두껍게, 저전압용 게이트 절연막을 얇게 형성시킨다. 고전압 및 저전압 소자를 동시에 구현시키는 방법을 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.In general, a high voltage device has a thick gate insulating film for high voltage because a high voltage is applied, and a low voltage gate insulating film for a low voltage device because a low voltage is applied. When the high voltage and low voltage devices are simultaneously implemented, two oxidation processes are usually performed to make the high voltage gate insulating film thick and the low voltage gate insulating film thin. A method of simultaneously implementing a high voltage and a low voltage device will be described with reference to FIGS. 1A through 1E.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하고, 웰 형성 공정 및 문턱 전압 이온 주입 공정을 실시하여 고전압 소자 지역 및 저전압 소자 지역을 정의(define)한다. 고전압 소자 지역 및 저전압 소자 지역의 반도체 기판(11) 상에 제 1 열 산화 공정으로 두꺼운 산화막(13)을 형성한다. 저전압 소자 지역이 개방(open) 되도록 포토레지스트 패턴(14)을 산화막(13) 상에 형성한다.Referring to FIG. 1A, a device isolation layer 12 is formed on a semiconductor substrate 11, and a high voltage device region and a low voltage device region are defined by performing a well forming process and a threshold voltage ion implantation process. A thick oxide film 13 is formed on the semiconductor substrate 11 in the high voltage device region and the low voltage device region by a first thermal oxidation process. The photoresist pattern 14 is formed on the oxide film 13 so that the low voltage device region is opened.
상기에서, 제 1 열 산화 공정은 800 ~ 900℃의 온도에서 수소와 산소, 또는 산소 가스만을 사용하여 실시한다.In the above, the first thermal oxidation process is carried out using only hydrogen and oxygen, or oxygen gas at a temperature of 800 ~ 900 ℃.
도 1b를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정으로 저전압 소자 지역의 게이트 산화막(13)을 제거한다. 포토레지스트 패턴(14)을 제거하고, 제 2 열 산화 공정을 실시하여 저전압 소자 지역의 반도체 기판(11) 상에 두께가 얇은 저전압 게이트 산화막(15)을 형성하고, 이때 고전압 소자 지역의 산화막(13)은 재산화되어 두께가 두꺼운 고전압 게이트 산화막(13a)이 된다. 고전압 게이트 산화막(13a) 및 저전압 게이트 산화막(15)이 형성된 전체 구조상에 폴리실리콘층(16)을 형성한다.Referring to FIG. 1B, the gate oxide layer 13 in the low voltage device region is removed by an etching process using the photoresist pattern 14 as an etching mask. The photoresist pattern 14 is removed and a second thermal oxidation process is performed to form a thin low voltage gate oxide film 15 on the semiconductor substrate 11 in the low voltage device region, wherein the oxide film 13 in the high voltage device region is formed. ) Is reoxidized to become a thick high voltage gate oxide film 13a. The polysilicon layer 16 is formed on the entire structure in which the high voltage gate oxide film 13a and the low voltage gate oxide film 15 are formed.
상기에서, 제 2 열 산화 공정은 800 ~ 900℃의 온도에서 수소와 산소, 또는 산소 가스만을 사용하여 실시한다.In the above, the second thermal oxidation process is carried out using only hydrogen and oxygen, or oxygen gas at a temperature of 800 ~ 900 ℃.
도 1c를 참조하면, 게이트 마스크 공정 및 식각 공정으로 폴리실리콘층(16) 및 게이트 산화막(13a 및 15)을 식각하여, 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b)을 형성한다. LDD 이온 주입 공정을 실시하여, 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b) 각각의 양측 기판에 LDD 영역(17a 및 17b)를 형성한다. 이때 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b)에도 LDD 이온이 주입된다.Referring to FIG. 1C, the polysilicon layer 16 and the gate oxide layers 13a and 15 are etched by the gate mask process and the etching process to form the high voltage gate electrode 16a and the low voltage gate electrode 16b. The LDD ion implantation process is performed to form LDD regions 17a and 17b on both substrates of the high voltage gate electrode 16a and the low voltage gate electrode 16b, respectively. At this time, LDD ions are implanted into the high voltage gate electrode 16a and the low voltage gate electrode 16b.
도 1d를 참조하면, 저압 실리콘 산화막(18) 및 실리콘 질화막(19)을 기판 전면에 증착한 후 스페이서 식각 공정을 실시하여 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b) 각각의 양측면에 스페이서 절연막(18 및 19)을 형성한다. 소오스/드레인 이온 주입 공정 및 약 950℃ 이상의 급속 열처리 공정으로 고전압 게이트 전극(16a) 및 저전압 게이트 전극(16b) 각각의 양측 기판에 소오스/드레인 영역(20a 및 20b)을 형성한다. 이후, 게이트 전극(16a 및 16b) 및 소오스/드레인 영역(20a 및 20b)의 배선 공정시 콘택 저항을 낮추기 위해 자기 정렬 실리사이드 공정을 4단계로 진행하여 게이트 전극(16a 및 16b) 및 소오스/드레인 영역(20a 및 20b)에 금속-실리사이드층(21a 및 21b)을 형성한다.Referring to FIG. 1D, a low pressure silicon oxide film 18 and a silicon nitride film 19 are deposited on the entire surface of a substrate, and then a spacer etching process is performed to form spacer insulating films on both sides of each of the high voltage gate electrode 16a and the low voltage gate electrode 16b. And 18 and 19. Source / drain regions 20a and 20b are formed on both substrates of the high voltage gate electrode 16a and the low voltage gate electrode 16b by a source / drain ion implantation process and a rapid heat treatment process of about 950 ° C. or more. Subsequently, in order to reduce contact resistance during the wiring process of the gate electrodes 16a and 16b and the source / drain regions 20a and 20b, the self-aligned silicide process is performed in four steps to form the gate electrodes 16a and 16b and the source / drain regions. Metal-silicide layers 21a and 21b are formed at 20a and 20b.
자기 정렬 실리사이드 공정의 첫단계는 코발트와 같은 실리사이드용 물질을 증착하는 것이고, 둘째 단계는 실리사이드화하기 위해 제 1 열처리하는 것이고, 셋째 단계는 제 1 열처리 후에 잔존하는 미반응 물질층을 제거하는 것이고, 넷째 단계는 최종적으로 실리사이드화하기 위해 제 2 열처리하는 것이다.The first step of the self-aligned silicide process is to deposit a silicide material such as cobalt, the second step is to first heat treatment to silicide, and the third step is to remove the unreacted material layer remaining after the first heat treatment, The fourth step is a second heat treatment to finally silicide.
상술한 종래 방법으로 반도체 소자를 제조할 때 다음과 같은 문제가 발생된다.The following problem occurs when manufacturing a semiconductor device by the above-described conventional method.
첫째, 기판 전면에 두꺼운 산화막을 성장시킨 후 유기물질인 포토레지스트 패턴으로 마스킹 작업하여 얇은 산화막이 성장될 부분을 선택적으로 식각하게 되는데, 이로 인해 두꺼운 산화막 위에 유기물질 이물이 잔존해 게이트 산화막의 신뢰성을 열화 시킨다.First, a thick oxide film is grown on the entire surface of the substrate and then masked with a photoresist pattern, which is an organic material, to selectively etch a portion where the thin oxide film is to be grown. As a result, foreign matter remains on the thick oxide film, thereby improving reliability of the gate oxide film. Deteriorate
둘째, 두번의 열 산화 공정을 진행해야 하므로, 열 산화시의 열에 의해 문턱 전압이 변화되는 등의 문제점이 있다.Second, since two thermal oxidation processes must be performed, there is a problem such that the threshold voltage is changed by heat during thermal oxidation.
셋째, 두꺼운 산화막을 성장시킨 후 두 번째로 얇은 산화막을 성장할 때 세정 공정을 진행하는데, 이로 인해 두꺼운 산화막의 표면 거칠기가 심해져 두꺼운 산화막의 신뢰성을 저하시킨다.Third, after the thick oxide film is grown, the cleaning process is performed when the second thin oxide film is grown. As a result, the surface roughness of the thick oxide film is increased, thereby lowering the reliability of the thick oxide film.
넷째, 소자의 집적화로 게이트 산화막 두께가 얇아짐에 따라 일반적인 열산화막을 적용하고 있는 종래 기술에서는 게이트 산화막에서 누설 전류가 크게 발생된다.Fourth, as the gate oxide film becomes thinner due to the integration of devices, the leakage current is largely generated in the gate oxide film in the prior art in which a general thermal oxide film is applied.
다섯째, 폴리실리콘 게이트 전극의 경우, 주입된 이온의 충분한 확산을 이룰 수 없어 전극 내에 이온 감소지역(depletion)이 발생되어 전기적인 게이트 두께가 증가되며, 그 두께 조절이 어렵다.Fifth, in the case of the polysilicon gate electrode, sufficient diffusion of the implanted ions cannot be achieved, so that ion depletion occurs in the electrode, thereby increasing the electrical gate thickness, and controlling the thickness thereof is difficult.
여섯째, p형 전극에 주입된 보론 이온이 후속 열처리 공정에서 채널 영역으로 침투해 문턱 전압 등을 변화시키는 원인이 된다.Sixth, boron ions implanted in the p-type electrode penetrate into the channel region in a subsequent heat treatment process, causing a change in threshold voltage and the like.
일곱째, 게이트 전극으로 사용된 폴리실리콘층의 윗면을 자기 정렬 실리사이드화하는 공정을 적용하여도 소자의 게이트 길이가 0.10㎛ 이하에서는 게이트 전극의 면저항을 5Ω/square 이하로 형성하기 어려워, 집적화에 따른 게이트 전극 물질로 적용할 수 없게 된다.Seventh, even if the process of self-aligning silicidation of the upper surface of the polysilicon layer used as the gate electrode is applied, if the gate length of the device is 0.10㎛ or less, it is difficult to form the sheet resistance of the gate electrode to 5 Ω / square or less, It cannot be applied as an electrode material.
따라서, 본 발명은 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, when the high voltage device and the low voltage device, which are semiconductor logic devices, are simultaneously implemented, gate nitride oxide films having different thicknesses are formed by nitrogen ion implantation, and metal-silicide layers are formed on the source and drain regions, and inlaid. Since a high dielectric constant gate insulating film and a metal gate electrode are formed by applying the technique, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving electrical characteristics and reliability of the device and realizing high integration of the device.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 고전압 소자 지역 및 저전압 소자 지역이 정의된 반도체 기판이 제공되고, 상기 저전압 소자 지역의 반도체 기판에 질소 이온을 주입하는 단계; 질화산화 공정으로 두꺼운 고전압 게이트 질화산화막 및 얇은 저전압 게이트 질화산화막을 형성하는 단계; 상기 고전압 게이트 질화산화막 및 저전압 게이트 질화산화막 상에희생 폴리실리콘층을 형성한 후, 패터닝 하여 고전압 희생 게이트 전극 구조 및 저전압 희생 게이트 전극 구조를 형성하는 단계; LDD 영역, 스페이서 절연막 및 소오스/드레인 영역을 순차적으로 형성하는 단계; 상기 소오스/드레인 영역에 금속-실리사이드층을 형성하는 단계; 전체 구조상부에 실리콘 산화막을 형성한 후, 상기 고전압 희생 게이트 전극 구조 및 상기 저전압 희생 게이트 전극 구조의 상단부가 노출될 때까지 상기 실리콘 산화막을 평탄화하는 단계; 상기 고전압 희생 게이트 전극 구조 및 상기 저전압 희생 게이트 전극 구조의 상기 희생 폴리실리콘층을 제거하여 고전압 게이트 홀 및 저전압 게이트 홀을 형성하는 단계; 및 상기 고전압 게이트 홀 및 저전압 게이트 홀 각각에 고유전체막, 금속 배리어층 및 금속층을 순차적으로 형성하여 고전압 금속 게이트 전극 및 저전압 금속 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: providing a semiconductor substrate in which a high voltage device region and a low voltage device region are defined, and implanting nitrogen ions into the semiconductor substrate in the low voltage device region; Forming a thick high voltage gate nitride oxide film and a thin low voltage gate nitride oxide film by a nitriding oxidation process; Forming a sacrificial polysilicon layer on the high voltage gate nitride oxide film and the low voltage gate nitride oxide film, and then patterning to form a high voltage sacrificial gate electrode structure and a low voltage sacrificial gate electrode structure; Sequentially forming an LDD region, a spacer insulating layer, and a source / drain region; Forming a metal-silicide layer in the source / drain region; Forming a silicon oxide film over the entire structure, and then planarizing the silicon oxide film until upper ends of the high voltage sacrificial gate electrode structure and the low voltage sacrificial gate electrode structure are exposed; Removing the sacrificial polysilicon layers of the high voltage sacrificial gate electrode structure and the low voltage sacrificial gate electrode structure to form a high voltage gate hole and a low voltage gate hole; And sequentially forming a high dielectric film, a metal barrier layer, and a metal layer in each of the high voltage gate hole and the low voltage gate hole to form a high voltage metal gate electrode and a low voltage metal gate electrode.
도 1a 내지 도 1e는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of a device for explaining a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.2A to 2H are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 반도체 기판 12: 소자 분리막11: semiconductor substrate 12: device isolation film
13: 산화막 13a: 고전압 게이트 산화막13: oxide film 13a: high-voltage gate oxide film
14: 포토레지스트 패턴 15: 저전압 게이트 산화막14 photoresist pattern 15 low voltage gate oxide film
16: 폴리실리콘층 16a: 고전압 게이트 전극16: polysilicon layer 16a: high voltage gate electrode
16b: 저전압 게이트 전극 17a, 17b: LDD 영역16b: low voltage gate electrode 17a, 17b: LDD region
18: 저압 실리콘 산화막 19: 실리콘 질화막18: low pressure silicon oxide film 19: silicon nitride film
20a, 20b: 소오스/드레인 영역 21a, 21b: 금속-실리사이드층20a, 20b: source / drain regions 21a, 21b: metal-silicide layer
31: 반도체 기판 32: 소자 분리막31: semiconductor substrate 32: device isolation film
33: 스크린 산화막 34: 포토레지스트 패턴33: screen oxide film 34: photoresist pattern
35: 질소 이온 주입층 36a: 고전압 게이트 질화산화막35: nitrogen ion implantation layer 36a: high voltage gate nitride oxide film
36b: 저전압 게이트 질화산화막 37: 희생 폴리실리콘층36b: low-voltage gate nitride oxide film 37: sacrificial polysilicon layer
37a: 고전압 희생 게이트 전극 구조 37b: 저전압 희생 게이트 전극 구조37a: high voltage sacrificial gate electrode structure 37b: low voltage sacrificial gate electrode structure
38a, 38b: LDD 영역 39: 스페이서 절연막38a, 38b: LDD region 39: spacer insulating film
40a, 40b: 소오스/드레인 영역 41a, 41b: 금속-실리사이드층40a, 40b: source / drain regions 41a, 41b: metal-silicide layer
42: 실리콘 산화막 43a: 고전압 게이트 홀42: silicon oxide film 43a: high voltage gate hole
43b: 저전압 게이트 홀 44: 고유전체막43b: low-voltage gate hole 44: high dielectric film
45: 금속 배리어층 46: 금속층45: metal barrier layer 46: metal layer
46a: 고전압 금속 게이트 전극 46b: 저전압 금속 게이트 전극46a: high voltage metal gate electrode 46b: low voltage metal gate electrode
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2H are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(31)에 소자 분리막(32)을 형성하고, 웰 형성 공정 및 문턱 전압 이온 주입 공정을 실시하여 고전압 소자 지역 및 저전압 소자 지역을 정의(define)한다. 고전압 소자 지역 및 저전압 소자 지역의 반도체 기판(31) 상에 스크린 산화막(33)을 형성한다. 저전압 소자 지역이 개방(open) 되도록 포토레지스트 패턴(34)을 스크린 산화막(33) 상에 형성한다. 포토레지스트 패턴(34)을 이온 주입 마스크로 한 질소(N2) 이온 주입으로 저전압 소자 지역의 반도체 기판(31) 표면에 질소 이온 주입층(35)을 형성한다.Referring to FIG. 2A, a device isolation layer 32 is formed on a semiconductor substrate 31, and a high voltage device region and a low voltage device region are defined by performing a well forming process and a threshold voltage ion implantation process. A screen oxide film 33 is formed on the semiconductor substrate 31 in the high voltage device region and the low voltage device region. A photoresist pattern 34 is formed on the screen oxide film 33 so that the low voltage device region is open. Nitrogen ion implantation layer 35 is formed on the surface of semiconductor substrate 31 in the low voltage element region by nitrogen (N 2 ) ion implantation using photoresist pattern 34 as an ion implantation mask.
도 2b를 참조하면, 포토레지스트 패턴(34)을 제거한 후, 포토레지스트 패턴(34)을 제거한 후에 잔류하는 유기물 이물 등을 제거하기 위하여 세정공정을 실시한다. 세정 공정은 황산(H2SO4), 제 1 불산(HF : H2O = 1 : 19), 암모니아수(HN4OH), 제 2 불산(HF : H2O = 1 : 99) 세정을 순차적으로 진행한다. 세정 공정 동안 스크린 산화막(33)은 대부분 제거된다. 이후 N2O 가스를 사용하여 질화산화 공정을 실시하는데, 고전압 소자 지역의 반도체 기판(31)의 표면에는 두꺼운 고전압 게이트 질화산화막(36a)이 형성되고, 질소 이온 주입층(35)이 형성된 저전압 소자 지역의 반도체 기판(31)에는 얇은 저전압 게이트 질화산화막(36b)이 형성된다. 고전압 게이트 질화산화막(36a) 및 저전압 게이트 질화산화막(36b)은 반도체 기판(31)과의 경계면에만 질소 이온이 소량 축적되며, 표면에는 주로 산화막이 성장되어 있어 질소(N2) 가스를 사용한 원격 플라즈마로 질화시켜 완전한 질화산화막(36a 및 36b)이 되게 한다. 고전압 게이트 질화산화막(36a) 및 저전압 게이트 질화산화막(36b) 상에 희생 폴리실리콘층(37)을 형성한다.Referring to FIG. 2B, after the photoresist pattern 34 is removed, a cleaning process is performed to remove organic foreign matters and the like remaining after the photoresist pattern 34 is removed. The cleaning process is performed by sequentially cleaning sulfuric acid (H 2 SO 4 ), first hydrofluoric acid (HF: H 2 O = 1: 19), aqueous ammonia (HN 4 OH), and second hydrofluoric acid (HF: H 2 O = 1: 99). Proceed to Most of the screen oxide film 33 is removed during the cleaning process. Thereafter, a nitriding oxidation process is performed using N 2 O gas, and a thick high voltage gate nitride oxide film 36a is formed on the surface of the semiconductor substrate 31 in the high voltage device region, and the low voltage device having the nitrogen ion implantation layer 35 is formed. A thin low voltage gate nitride oxide film 36b is formed on the local semiconductor substrate 31. In the high voltage gate nitride oxide film 36a and the low voltage gate nitride oxide film 36b, a small amount of nitrogen ions are accumulated only at the interface with the semiconductor substrate 31, and an oxide film is mainly grown on the surface, so that a remote plasma using nitrogen (N 2 ) gas is used. Nitriding to form complete nitride oxide films 36a and 36b. A sacrificial polysilicon layer 37 is formed on the high voltage gate nitride oxide film 36a and the low voltage gate nitride oxide film 36b.
도 2c를 참조하면, 게이트 마스크 공정 및 식각 공정으로 희생 폴리실리콘층(37) 및 질화산화막(36a 및 36b)을 식각하여 고전압 소자 지역에 고전압 희생 게이트 전극 구조(37a)를, 저전압 소자 지역에 저전압 희생 게이트 전극 구조(37b)를 형성한다. LDD 이온 주입 공정을 실시하여, 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b) 각각의 양측 기판에 LDD 영역(38a 및 38b)을 형성한다.Referring to FIG. 2C, the sacrificial polysilicon layer 37 and the nitride oxide films 36a and 36b are etched by the gate mask process and the etching process to form the high voltage sacrificial gate electrode structure 37a in the high voltage device region and the low voltage in the low voltage device region. A sacrificial gate electrode structure 37b is formed. The LDD ion implantation process is performed to form LDD regions 38a and 38b on both substrates of each of the high voltage sacrificial gate electrode structure 37a and the low voltage sacrificial gate electrode structure 37b.
도 2d를 참조하면, 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b) 각각의 양측면에 스페이서 절연막(39)을 형성한다. 스페이서 절연막(39)은 저압 실리콘 산화막을 반도체 기판 전체면에 증착한 후 스페이서 식각 공정을 통해 형성된다. 소오스/드레인 이온 주입 공정 및 약 950℃ 이상의 급속 열처리 공정으로 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b) 각각의 양측 기판에 소오스/드레인 영역(40a 및 40b)을 형성한다.Referring to FIG. 2D, spacer insulating layers 39 are formed on both sides of each of the high voltage sacrificial gate electrode structure 37a and the low voltage sacrificial gate electrode structure 37b. The spacer insulating layer 39 is formed through a spacer etching process after depositing a low pressure silicon oxide layer on the entire surface of the semiconductor substrate. The source / drain regions 40a and 40b are formed on both substrates of the high voltage sacrificial gate electrode structure 37a and the low voltage sacrificial gate electrode structure 37b by a source / drain ion implantation process and a rapid heat treatment process of about 950 ° C. or more.
도 2e를 참조하면, 고전압 소자 지역 및 저전압 소자 지역 전체 구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 고전압 희생 게이트 전극 구조(37a), 저전압 희생 게이트 전극 구조(37b) 및 소오스/드레인 영역(40a 및 40b) 표면 각각에 금속-실리사이드층(41a 및 41b)을 형성한다.Referring to FIG. 2E, after depositing a silicide metal layer on the entire structure of the high voltage device region and the low voltage device region, the high voltage sacrificial gate electrode structure 37a and the low voltage sacrificial layer are subjected to a first heat treatment process, a selective etching process, and a second heat treatment process. Metal-silicide layers 41a and 41b are formed on the gate electrode structure 37b and the surfaces of the source / drain regions 40a and 40b, respectively.
상기에서, 금속-실리사이드층(41a 및 41b)은 불산(HF)으로 소오스/드레인 영역(40a 및 40b) 윗면에 잔존하는 자연 산화막을 제거한 후, 코발트(Co)를 50Å ~ 150Å의 두께로 증착한 후, 급속 열처리(RTP) 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 1차 열처리 공정을 진행하고, 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제로 선택적 식각 공정을 진행하고, 급속 열처리(RTP) 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 2차 열처리 공정을 진행하여 형성한다. SC-1 화학제는 NH4OH, H2O2및 DI의 혼합 용액이고, SC-2 화학제는 HCl, H2O2및 DI의 혼합 용액이다.In the above, the metal-silicide layers 41a and 41b are formed by depositing cobalt (Co) with a thickness of 50 kPa to 150 kPa after removing the natural oxide film remaining on the top surfaces of the source / drain regions 40a and 40b with hydrofluoric acid (HF). After the first heat treatment process using a rapid heat treatment (RTP) equipment in the temperature range of 350 ℃ ~ 600 ℃ 30 seconds ~ 90 seconds, and after the first heat treatment process to remove the unreacted material SC-1 and Selective etching process with SC-2 chemical agent, using a rapid heat treatment (RTP) equipment is formed by performing a second heat treatment process for 20 seconds to 40 seconds in the temperature range of 700 ℃ ~ 850 ℃. The SC-1 chemical is a mixed solution of NH 4 OH, H 2 O 2 and DI, and the SC-2 chemical is a mixed solution of HCl, H 2 O 2 and DI.
한편, 실리사이드용 금속층을 증착한 후에 캡핑층(capping layer)으로 Ti 또는 TiN을 증착할 수 있다. Ti는 80Å ~ 150Å의 두께로, TiN는 150Å ~ 300Å의 두께로 증착한다.Meanwhile, after depositing the silicide metal layer, Ti or TiN may be deposited as a capping layer. Ti is deposited at a thickness of 80 kPa to 150 kPa and TiN is deposited at a thickness of 150 kPa to 300 kPa.
도 2f를 참조하면, 금속-실리사이드층(41a 및 41b)이 형성된 전체 구조상부에 화학기상증착 방식으로 TEOS와 같은 실리콘 산화막(42)을 형성한 후, 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b)의 상단부가 노출될 때까지 실리콘 산화막(42)을 평탄화 공정으로 식각한다. 이후 폴리실리콘층으로된 고전압 희생 게이트 전극 구조(37a) 및 저전압 희생 게이트 전극 구조(37b)를 제거하고, 이로 인하여 고전압 게이트 질화산화막(36a)이 저면을 이루는 고전압 게이트 홀(43a) 및 저전압 게이트 질화산화막(36b)이 저면을 이루는 저전압 게이트 홀(43b)을 형성한다.Referring to FIG. 2F, after the silicon oxide film 42 such as TEOS is formed on the entire structure on which the metal-silicide layers 41a and 41b are formed, the high voltage sacrificial gate electrode structure 37a and the low voltage sacrificial layer are formed. The silicon oxide film 42 is etched by the planarization process until the upper end of the gate electrode structure 37b is exposed. After that, the high-voltage sacrificial gate electrode structure 37a and the low-voltage sacrificial gate electrode structure 37b made of a polysilicon layer are removed, whereby the high-voltage gate hole 43a and the low-voltage gate nitride in which the high-voltage gate nitride oxide film 36a forms a bottom are formed. The low voltage gate hole 43b with which the oxide film 36b forms a bottom is formed.
도 2g를 참조하면, 고전압 게이트 홀(43a) 및 저전압 게이트 홀(43b)을 포함한 실리콘 산화막(42)의 표면을 따라 고유전체막(44)을 증착한 후, 누설전류 개선을 위해 N2O 가스나 NO 가스를 사용해 750 ~ 850℃의 온도에서 열처리하여 결정화시킨다. 질화산화막(36a 및 36b)은 고유전체막(44)을 증착한 후, 열처리 공정 진행시 고유전체막(44) 아래로 생성되는 산화막 형성을 방지하게 된다. 고유전체막(44) 상에 화학기상증착 방식으로 금속 배리어층인 티타늄 질화막(TiN; 45)을 증착한다. 티타늄 질화막(45) 상에 고전압 게이트 홀(43a) 및 저전압 게이트 홀(43b)이 완전히 매립되도록 텅스텐과 같이 저항이 낮은 금속층(46)을 형성한다.Referring to FIG. 2G, after depositing the high dielectric film 44 along the surface of the silicon oxide film 42 including the high voltage gate hole 43a and the low voltage gate hole 43b, the N 2 O gas may be used to improve leakage current. B) Crystallized by heat treatment at a temperature of 750 ~ 850 ℃ using NO gas. The nitride oxide films 36a and 36b deposit the high dielectric film 44 and then prevent the formation of an oxide film formed under the high dielectric film 44 during the heat treatment process. A titanium nitride layer (TiN) 45, which is a metal barrier layer, is deposited on the high dielectric film 44 by chemical vapor deposition. A metal layer 46 having low resistance such as tungsten is formed on the titanium nitride film 45 so that the high voltage gate hole 43a and the low voltage gate hole 43b are completely embedded.
상기에서, 고유전체막(44)은 탄탈륨 옥사이드(Ta2O5), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2) 등과 같이 유전상수가 20 ~ 26 정도인 유전체 물질을 사용한다.In the above, the high dielectric film 44 uses a dielectric material having a dielectric constant of about 20 to 26, such as tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), and the like.
도 2h를 참조하면, 실리콘 산화막(42)의 표면이 노출되도록 평탄화 공정으로 금속층(46)을 제거하여 고전압 게이트 홀(43a) 및 저전압 게이트 홀(43b) 각각에 고전압 금속 게이트 전극(46a) 및 저전압 금속 게이트 전극(46b)을 형성한다.Referring to FIG. 2H, the metal layer 46 is removed by a planarization process so that the surface of the silicon oxide film 42 is exposed, so that the high voltage metal gate electrode 46a and the low voltage are respectively formed in the high voltage gate hole 43a and the low voltage gate hole 43b. The metal gate electrode 46b is formed.
상기한 본 발명의 반도체 소자의 제조 방법과 종래의 반도체 소자의 제조 방법을 비교하여 설명하면 다음과 같다.When comparing the manufacturing method of the semiconductor element of this invention mentioned above with the manufacturing method of the conventional semiconductor element, it is as follows.
첫째, 종래의 반도체 소자가 적용하고 있는 2회의 산화 공정을 적용하여 이중 두께의 게이트 절연막을 성장시키는 경우, 유기물인 포토레지스트에 노출되어 유기물 이물과 표면 거칠기 등의 상승으로 게이트 절연막의 신뢰성이 저하되지만, 본 발명은 질소 이온 주입에 의해 1회의 질화산화공정 적용으로 유기물 이물과 표면 거칠기의 개선으로 게이트 절연막의 신뢰성을 향상시킬 수 있으며, 이후 유전율이 일반적인 산화막 보다 큰 질화산화막과 고유전체의 게이트 절연막 적용으로 물리적인 두께를 증가시킬 수 있어 게이트 절연막으로 부터 발생되는 누설 전류를 개선할 수 있다.First, when a double-thick gate insulating film is grown by applying two oxidation processes applied to a conventional semiconductor device, the reliability of the gate insulating film is deteriorated due to an increase in organic foreign matter and surface roughness due to exposure to organic photoresist. The present invention can improve the reliability of the gate insulating film by improving the foreign matter and surface roughness by applying the nitriding oxidation process by nitrogen ion implantation, and then applying the nitride film and the high dielectric constant gate insulating film having higher dielectric constant than the general oxide film. Therefore, the physical thickness can be increased to improve leakage current generated from the gate insulating film.
둘째, 고유전체의 결정화와 누설 전류 감소를 위해 적용하는 열처리 공정 진행시 일반적인 산화막은 그 밑에 불필요한 산화막이 성장되는 것을 방지할 수 없지만, 본 발명의 질화산화막은 산화 저항성으로 인해 불필요한 산화막 성장을 억제하여 문턱 전압 변화를 개선할 수 있다.Second, the general oxide film during the heat treatment process applied for the crystallization of the high dielectric material and the leakage current can not prevent the unnecessary oxide film is grown thereunder, but the nitride oxide film of the present invention suppresses unnecessary oxide film growth due to oxidation resistance Threshold voltage change can be improved.
셋째, 유전상수가 3.9정도인 열산화막 대신 유전상수가 6정도인 질화산화막과 유전상수가 20 ~ 26정도인 탄탈륨 옥사이드(Ta2O5), 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO2) 등을 게이트 절연막으로 적용하여, 반도체 소자에 영향을 미치는 전기적 두께를 아주 얇은 정도까지도 조절할 수 있게 된다.Third, instead of the thermal oxide film having a dielectric constant of about 3.9, the nitride oxide film having a dielectric constant of about 6 and tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), and zirconium oxide (ZrO 2 ) having a dielectric constant of about 20 to 26. By applying such a gate insulating film, it is possible to control the electrical thickness affecting the semiconductor device to a very thin degree.
넷째, 종래의 기술은 P형 반도체 소자에서 게이트 전극에 주입된 보론이 후속 열처리 공정에서 채널 영역으로 침투되어 문턱전압 변화등 소자의 신뢰성을 저하시키지만, 본 발명은 보론 침투를 방지할 수 있는 질화산화막을 적용하고, 소오스/드레인 영역 형성을 위한 이온 주입과 열처리 공정 등을 진행한 후에 금속 게이트 전극 형성 공정을 진행하기 때문에 보론 이온의 채널 영역으로의 침투를 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.Fourth, in the conventional technology, boron injected into the gate electrode in the P-type semiconductor device penetrates into the channel region in a subsequent heat treatment process, thereby lowering the reliability of the device such as a threshold voltage change, but the present invention provides a nitride oxide film that can prevent boron penetration. Since the metal gate electrode is formed after ion implantation and heat treatment for forming source / drain regions, the penetration of boron ions into the channel region can be prevented, thereby improving the reliability of the device. Can be.
다섯째, 종래의 기술은 폴리실리콘 게이트 전극의 자체 저항이 커 이온을 주입하고 자기 정렬 실리사이드 공정을 실시하여 금속-실리사이드층이 형성된 게이트 전극으로 적용하지만, 전극의 접촉 저항을 5Ω/square 이하로 낮추기 어렵다. 하지만 본 발명은 저항이 낮은 금속 게이트 적용으로 저항을 5Ω/square 이하로 낮출수 있다.Fifth, the conventional technique is applied to a gate electrode having a metal-silicide layer by implanting ions and performing a self-aligned silicide process due to the large self-resistance of the polysilicon gate electrode, but it is difficult to lower the contact resistance of the electrode to 5 kW / square or less. . However, the present invention can lower the resistance to 5 kW / square or less by applying a low-resistance metal gate.
여섯째, 종래 기술에서 게이트 전극으로 적용된 폴리실리콘층은 주입된 불순물들의 충분한 활성화가 어려워 폴리실리콘층 내의 활성화된 이온의 감소지역(depletion)이 발생되어 전기적 두께 증가로 문턱 전압이 상승되는 등의 문제가 발생되지만, 본 발명은 게이트 전극으로 금속막을 적용하므로 상기와 같은 문제를 해결할 수 있다. 즉, 폴리실리콘 게이트 전극의 경우 불순물의 충분한 활성화를 위해 후속 열공정 온도를 높이면, 전극내의 보론 이온은 채널 영역으로 침투해 문턱 전압 변화등 소자의 신뢰성을 저하시키게 되므로 주입된 불순물의 충분한 활성화가 어렵게 된다.Sixth, the polysilicon layer applied as a gate electrode in the prior art is difficult to sufficiently activate the implanted impurities, causing a depletion of activated ions in the polysilicon layer, resulting in an increase in threshold voltage due to an increase in electrical thickness. Although generated, the present invention can solve the above problems because the metal film is applied to the gate electrode. In other words, in the case of polysilicon gate electrode, if the subsequent thermal process temperature is increased to sufficiently activate the impurities, boron ions in the electrode penetrate into the channel region, thereby lowering the reliability of the device such as the change of the threshold voltage, thus making it difficult to sufficiently activate the implanted impurities. do.
상술한 바와 같이, 본 발명은 반도체 논리 소자인 고전압 소자와 저전압 소자를 동시에 구현시킬 때, 질소 이온 주입에 의한 서로 다른 두께의 게이트 질화산화막을 형성하고, 소오스 및 드레인 영역에 금속-실리사이드층을 형성하고, 상감기법을 적용하여 고유전율 게이트 절연막과 금속 게이트 전극을 형성하므로, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있다.As described above, when the high voltage device and the low voltage device, which are semiconductor logic devices, are simultaneously implemented, gate nitride oxide films having different thicknesses are formed by nitrogen ion implantation, and metal-silicide layers are formed in the source and drain regions. In addition, since the high dielectric constant gate insulating film and the metal gate electrode are formed by applying the damascene method, the electrical characteristics and the reliability of the device can be improved, and the integration of the device can be realized.
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