KR100859489B1 - Method for manufacturing of semiconductor device - Google Patents

Method for manufacturing of semiconductor device Download PDF

Info

Publication number
KR100859489B1
KR100859489B1 KR1020070056134A KR20070056134A KR100859489B1 KR 100859489 B1 KR100859489 B1 KR 100859489B1 KR 1020070056134 A KR1020070056134 A KR 1020070056134A KR 20070056134 A KR20070056134 A KR 20070056134A KR 100859489 B1 KR100859489 B1 KR 100859489B1
Authority
KR
South Korea
Prior art keywords
salicide
salicide region
photoresist
region
layer
Prior art date
Application number
KR1020070056134A
Other languages
Korean (ko)
Inventor
장준식
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070056134A priority Critical patent/KR100859489B1/en
Application granted granted Critical
Publication of KR100859489B1 publication Critical patent/KR100859489B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors

Abstract

A method for manufacturing a semiconductor device is provided to adjust selectively a thickness of a pre-amorphized oxide layer in an etch process by discriminating a salicide region and a non-salicide region from each other in a salicidation process. A gate having a sidewall spacer is formed on a salicide region(11) of a semiconductor substrate(10) including the salicide region and a non-salicide region(12). A blocking oxide layer is deposited on the substrate. A photoresist is coated on the blocking oxide layer. A pattern is formed on the non-salicide region. The gate is exposed by etching the oxide layer of the salicide region. The photoresist is removed from the non-salicide region. A photoresist pattern is formed on the salicide region. A PAI(Pre-Amorphization Implant) process for the non-salicide region is performed. The photoresist is removed from the salicide region. A metal layer(23) is laminated on the semiconductor substrate. A silicide layer(25) s formed on the metal layer.

Description

반도체 소자 제조 방법{method for manufacturing of semiconductor device}Method for manufacturing of semiconductor device

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 살리사이드 형성방법을 나타낸 공정단면도. 1A to 1D are cross-sectional views illustrating a method of forming a salicide of a semiconductor device according to the related art.

도 2a 내지 도 2h는 본 발명의 일실시 예에 따른 반도체 소자의 살리사이드 형성방법을 나타낸 공정단면도. 2A to 2H are cross-sectional views illustrating a method of forming a salicide in a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자 제조방법에 있어서, 특히 반도체 소자의 살리사이드 및 비-살리사이드 영역을 확실하게 구분하여 비정질화함으로써, 이후, 식각공정에서 살리사이드 및 비-살리사이드 영역의 식각속도를 조절하는 방법에 관한 것이다. The present invention provides a method for manufacturing a semiconductor device, in particular, by reliably distinguishing and amorphizing salicide and non-salicide regions of a semiconductor device, and then controlling the etching rate of the salicide and non-salicide regions in an etching process. It is about a method.

현재, 반도체 소자의 고집적화에 따라 설계율이 미세화되고, 동작속도가 고속화됨으로써, 트랜지스터의 게이트 전극 사이즈가 축소되고 있다. 따라서, 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제되기 시작했다. At present, as the integration rate of semiconductor devices increases, the design ratio is reduced and the operation speed is increased, so that the gate electrode size of the transistor is reduced. Therefore, the increase in the resistance (Sheet Resistance) and the contact resistance that did not cause any problem until now began to be a problem.

상기한 문제점을 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 금속 실리사이드를 형성하는 기술이 개발되었고, 상기 실리 사이드 기술을 사용함에 따라, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 현저하게 감소되었다. In order to solve the above problems, a technique of forming a metal silicide on a gate electrode of a polycrystalline silicon layer and a silicon substrate of a source / drain has been developed. As the silicide technology is used, the resistance of the gate electrode and the contact of the source / drain are developed. The resistance is significantly reduced.

상기 실리사이드는 초기 게이트 전극에 실리사이드를 형성시키는 공정과 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었다. 그러나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다. In the silicide, a process of forming silicide on an initial gate electrode and a process of forming silicide on a source / drain were performed in separate processes. However, in order to simplify the process and reduce the cost, a salicide (Salicide: Self Aligned Silicide) process has been developed in which silicide is formed in the same process as the gate electrode and the source / drain.

살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 상기 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형된다. 그러나, 상기 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 따라서, 실리사이드층 만을 남겨두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각하여 제거해야 한다. In the salicide process, when a high melting point metal is laminated on a silicon layer and an insulating layer at the same time, and then heat treated, the high melting point metal on the silicon layer undergoes a silicide reaction to deform into a silicide layer. However, the high melting point metal on the insulator is present without causing the suicide reaction. Therefore, in order to leave only the silicide layer, the unreacted high melting point metal must be selectively etched and removed.

한편, 반도체 소자의 정전기(Electro-Static Discharge) 방지 및 저항을 위한 비-살리사이드 영역에서는 트랜지스터의 게이트 전극 및 소오스/드레인의 실리콘 상에 살리사이드층을 위한 고융점 금속이 증착되는 것을 차단하기 위해 층간절연막을 적층한다. On the other hand, in the non-salicide region for preventing and resisting electro-static discharge of semiconductor devices, to prevent the deposition of high melting point metal for the salicide layer on the gate electrode of the transistor and the silicon of the source / drain. An interlayer insulating film is laminated.

상기한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서, 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공 정이 트랜지스터의 제조공정에 빈번하게 사용되고 있다. As the salicide process began to be applied to the fabrication of transistors, it has replaced the salicide formation process by the conventional chemical vapor deposition process. In particular, the titanium silicide process having good electrical resistance of metal and silicide electrical resistance is used. Frequently used in the manufacturing process.

이하, 첨부된 도 1a 내지 도 1d를 참조하여, 종래기술에 따른 반도체 소자 제조방법을 설명하기로 한다. Hereinafter, a semiconductor device manufacturing method according to the related art will be described with reference to FIGS. 1A to 1D.

먼저, 도 1a를 참조하면, 반도체 기판 예를 들어, P형 단결정 실리콘 재질의 기판(10)의 액티브 영역을 한정하기 위해 상기 기판(10)의 액티브 영역을 살리사이드 영역(11)과 비-살리사이드 영역(12)으로 구분한다. First, referring to FIG. 1A, in order to define an active region of a semiconductor substrate, for example, a P-type single crystal silicon substrate 10, the active region of the substrate 10 is non-salicided with the salicide region 11. The side area 12 is divided.

그리고, 상기 기판(10) 상에 게이트 절연막(13)을 증착한 후, 상기 살리사이드 영역(11)에 다결정 실리콘층을 증착하여 패턴을 형성한다. 그런 다음, 상기 다결정 실리콘층을 식각하여 게이트 전극(15)을 형성한다. After depositing the gate insulating layer 13 on the substrate 10, a polycrystalline silicon layer is deposited on the salicide region 11 to form a pattern. Then, the polycrystalline silicon layer is etched to form the gate electrode 15.

이후, 도시하지 않았으나, LDD(Lightly doped drain) 영역의 형성을 위해 상기 게이트 전극(15)을 마스크로 이용하여 N형 불순물, 예를 들어, 인(Phosphorous)을 상기 기판(10)에 저농도로 이온주입 한다. Subsequently, although not shown, N-type impurities, for example, phosphorous (Phosphorous), are ionized at low concentration on the substrate 10 by using the gate electrode 15 as a mask for forming a lightly doped drain (LDD) region. Inject.

그리고, 상기 게이트 전극(15)의 좌, 우 양 측벽에 절연막, 예를 들어 질화막의 스페이서(17)를 형성한다. 그런 다음, 상기 게이트 전극(15)과 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(미도시)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 고농도로 이온주입한다. The spacers 17 of an insulating film, for example, a nitride film, are formed on left and right sidewalls of the gate electrode 15. Thereafter, the gate electrode 15 and the spacer 17 are used as masking layers to implant high concentrations of impurities, such as N-type impurities, for the source / drain (not shown) into the substrate 10.

이어서, 도 1b에 도시된 바와 같이, 게이트 전극(15)과 스페이서(17)를 포함한 기판(10)의 전역 상에 산화막(19)을 증착한다. 상기 산화막(19)은 TEOS를 저압 화학기상증착 공정에 의해 증착한 것이다. 그리고, 상기 산화막(19) 상에 감광막 패턴(21)을 형성하여 상기 산화막(19)을 식각한다. Subsequently, as shown in FIG. 1B, an oxide film 19 is deposited over the entirety of the substrate 10 including the gate electrode 15 and the spacers 17. The oxide film 19 is formed by depositing TEOS by a low pressure chemical vapor deposition process. Then, the photoresist pattern 21 is formed on the oxide layer 19 to etch the oxide layer 19.

그러면, 도 1c에 도시된 바와 같이, 상기 게이트 전극(15)의 상부 면이 노출된다. 이때, 상기 산화막(19)이 상기 스페이서(17)의 상부 상에 존재하지 않도록 하는 것이 바람직하다. Then, as shown in FIG. 1C, the top surface of the gate electrode 15 is exposed. In this case, it is preferable that the oxide film 19 is not present on the spacer 17.

이후, 도 1d에 도시된 바와 같이, 도 1c의 감광막(21) 패턴을 제거시킴으로써, 상기 비-살리사이드 영역(12)의 산화막(19)을 노출시킨다. 그리고, 상기 게이트 전극(15)의 다결정 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-implant) 공정을 진행한다. 상기 PAI 공정은 N형 불순물인 아세나이드(As) 이온을 상기 기판(10)의 전역에 주입하여 선비정질화 하는 것이다. Thereafter, as shown in FIG. 1D, the oxide film 19 of the non-salicide region 12 is exposed by removing the photoresist layer 21 pattern of FIG. 1C. In order to easily salicide the polycrystalline silicon layer of the gate electrode 15, a pre-amorphization-implant (PAI) process is performed. In the PAI process, an acenitide (As) ion, which is an N-type impurity, is implanted into the entire region of the substrate 10 to pre-crystallize.

상기와 같이, PAI 공정은 상기 기판 전역에 대해 아세나이드 이온을 주입하는 것으로서, 상기 산화막의 식각률이 상기 PAI 공정 전보다 높아진다는 장점이 있다. As described above, the PAI process injects arsenide ions into the entire substrate, and the etching rate of the oxide layer is higher than that before the PAI process.

그러나, 상기 살리사이드 영역 및 비-살리사이드 영역에 모두 PAI 공정을 진행함으로써, 상기 살리사이드 영역 및 비-살리사이드 영역의 식각률이 모두 높아지므로, 상기 살리사이드 영역의 산화막까지 모두 식각되는 문제점이 있다. However, since the PAI process is performed on both the salicide region and the non-salicide region, since the etch rate of the salicide region and the non-salicide region is increased, the oxide film of the salicide region is etched. .

본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 살리사이드 공정에서 살리사이드 및 비-살리사이드 영역을 확실히 구분하여 선비정질화하기 위해 PAI(Pre-Amorphization Implant) 공정 전에 PA PEP(PEP: Photo Engraving Process) 공정을 추가한 반도체 소자 제조방법을 제공하고자 한다.SUMMARY OF THE INVENTION An object of the present invention was devised in view of the above-described problems. In order to reliably distinguish salicide and non-salicide regions in a salicide process, a pre-amorphization implant (PAI) process may be performed before PA PEP (PEP: The present invention provides a method for manufacturing a semiconductor device that includes a photo engraving process.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법의 일 특징은, 살리사이드(salicide) 및 비-살리사이드(non-Salicide) 영역이 구분된 반도체 기판의 상기 살리사이드 영역 상에 측벽 스페이서(spacer)가 형성된 게이트를 형성하는 단계, 상기 기판 결과물 상에 블로킹 산화막을 증착하는 단계, 상기 블로킹 산화막 상에 포토레지스트(Photoresist)를 도포하고, 상기 비-살리사이드 영역에 패턴을 형성한 후, 상기 살리사이드 영역의 산화막을 식각하여 상기 게이트를 노출시키는 단계, 상기 비-살리사이드 영역의 포토레지스트를 제거하는 단계, 상기 살리사이드 영역에 포토레지스트 패턴을 형성한 후, 상기 비-살리사이드 영역에 PAI(Pre-Amorphization Implant) 공정을 실시하여 상기 비-살리사이드 영역을 선비정질화하는 단계 및 상기 살리사이드 영역의 포토레지스트를 제거하고, 상기 반도체 기판의 결과물 상에 금속층을 적층한 후, 실리사이드 층을 형성하는 단계를 포함하여 이루어지는 것이다. One feature of the semiconductor device manufacturing method according to the present invention for achieving the above object is a sidewall on the salicide region of the semiconductor substrate divided salicide (salicide) and non-salicide region (side) Forming a gate on which a spacer is formed, depositing a blocking oxide on the substrate resultant, applying a photoresist on the blocking oxide, and forming a pattern in the non-salicide region. Etching the oxide layer of the salicide region to expose the gate; removing the photoresist of the non-salicide region; forming a photoresist pattern on the salicide region; Performing a pre-amorphization implant (PAI) process to pre-amorphize the non-salicide region and the salicide Young After removal of the photoresist, depositing a metal layer on the product of the semiconductor substrate, it comprises a step of forming a silicide layer.

보다 바람직하게, 상기 블로킹 산화막은 TEOS(Tetra Ethyl Ortho Silicate)를 포함한다. More preferably, the blocking oxide layer includes TEOS (Tetra Ethyl Ortho Silicate).

보다 바람직하게, 상기 포토레지스트를 제거하는 단계는, 상기 포토레지스트를 제거하는 애싱(Ashing) 공정 및 상기 포토레지스트 잔류물(residue)을 제거하는 SH 공정을 포함한다. More preferably, removing the photoresist includes an ashing process for removing the photoresist and an SH process for removing the photoresist residue.

보다 바람직하게, 상기 선비정질화는 상기 PAI(Pre-Amorphization Implant) 공정을 통해 N형 불순물인 아세나이드 이온(As)을 주입함으로써 이루어진다. More preferably, the pre-crystallization is performed by injecting an acrylide ion (As), which is an N-type impurity, through the pre-amorphization implant (PAI) process.

보다 바람직하게, 상기 금속층은 Ti 및 TiN을 포함하는 고융점의 금속을 이 용한다. More preferably, the metal layer uses a high melting point metal including Ti and TiN.

보다 바람직하게, 상기 실리사이드 층은 상기 금속층을 700~800℃ 온도에서 어닐링(annealing)하여 형성한다. More preferably, the silicide layer is formed by annealing the metal layer at a temperature of 700 to 800 ° C.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.

도 2a 내지 도 2h는 본 발명의 일실시 예에 따른 반도체 소자의 살리사이드 형성방법을 나타낸 공정단면도이다. 2A to 2H are cross-sectional views illustrating a method of forming a salicide of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 살리사이드 영역(11) 및 비-살리사이드 영역(12)이 구분된 반도체 기판(10)상에 게이트 절연막(13)을 형성한다. 그리고, 상기 게이트 절연막(13) 상부에, 다결정 실리콘층을 증착하여 패턴을 형성하고, 상기 다결정 실리콘층을 식각하여 살리사이드 영역(11) 상에 게이트 전극(15)을 형성한다. 이때, 상기 다결정 실리콘층은 약 2000~3000Å의 두께로 증착한다. 상기 다결정 실리콘층은 화학 기상 증착 공정에 의해 도핑되거나, 증착 완료 후에 이온주입공정에 의해 도핑될 수 있다. Referring to FIG. 2A, a gate insulating layer 13 is formed on the semiconductor substrate 10 in which the salicide region 11 and the non-salicide region 12 are separated. In addition, a polycrystalline silicon layer is deposited on the gate insulating layer 13 to form a pattern, and the polycrystalline silicon layer is etched to form a gate electrode 15 on the salicide region 11. At this time, the polycrystalline silicon layer is deposited to a thickness of about 2000 ~ 3000Å. The polycrystalline silicon layer may be doped by chemical vapor deposition, or may be doped by ion implantation after completion of deposition.

이후, 도시하지 않았으나, LDD(Lightly doped drain) 영역의 형성을 위해 상기 게이트 전극(15)을 마스크로 N형 불순물을 상기 기판(10)에 저농도로 이온주입 한다. 예를 들어, 상기 N형 불순물은 인(Phosphorous)을 포함한다. Subsequently, although not shown, N-type impurities are implanted at low concentration into the substrate 10 using the gate electrode 15 as a mask to form a lightly doped drain (LDD) region. For example, the N-type impurity includes phosphorous (Phosphorous).

그리고, 상기 게이트 전극(15)의 좌, 우 양 측벽에 절연막으로서, 질화막 스 페이서(17)를 형성한다. 이때, 상기 스페이서는 상기 게이트 전극(15) 및 상기 게이트 절연막(13)을 포함한 기판(10)상에 상기 게이트 절연막(13)에 비하여 식각 선택비가 큰 질화막을 700~900Å의 두께로 적층시키고, 이방성 식각 특성을 갖는 에치백(Etch back) 공정에 의해 상기 질화막을 상기 게이트 전극(15)의 다결정 실리콘이 노출될 때까지 식각하여 형성한다. A nitride film spacer 17 is formed on the left and right sidewalls of the gate electrode 15 as an insulating film. In this case, the spacer is anisotropically deposited on the substrate 10 including the gate electrode 15 and the gate insulating film 13 to a thickness of 700 ~ 900Å nitride film having a larger etching selectivity than the gate insulating film 13, The nitride film is etched by etching until the polycrystalline silicon of the gate electrode 15 is exposed by an etch back process having etching characteristics.

그런 다음, 상기 게이트 전극(15)과 상기 스페이서(17)를 마스크로 이용하여 소오스/드레인(미도시)을 위한 N형 불순물을 기판(10)에 고농도로 이온주입 한다. Next, N-type impurities for a source / drain (not shown) are ion-implanted to the substrate 10 at a high concentration using the gate electrode 15 and the spacer 17 as a mask.

그리고, 도 2b와 같이, 상기 기판(10) 전역 상에 TEOS 산화막(19)을 증착한다. 예를 들어, 상기 TEOS 산화막을 저압 화학기상증착 공정을 통해 100Å 정도의 두께로 증착한다. 이후, 상기 산화막(19) 상에 포토레지스트(Photoresist)를 도포하고, 상기 비-살리사이드 영역(12)에 대응되도록 패턴(21)을 형성한다. 이후, 식각 공정을 실시하여 상기 살리사이드 영역(11)의 TEOS 산화막(19)을 식각한다. 2B, the TEOS oxide film 19 is deposited on the entire substrate 10. For example, the TEOS oxide film is deposited to a thickness of about 100 kPa through a low pressure chemical vapor deposition process. Thereafter, a photoresist is applied on the oxide film 19, and a pattern 21 is formed to correspond to the non-salicide region 12. Thereafter, an etching process is performed to etch the TEOS oxide layer 19 of the salicide region 11.

그러면, 도 2c에 도시된 바와 같이, 상기 게이트 전극(15)의 상부 면이 노출된다. 이때, 상기 산화막(19)이 상기 스페이서(17)의 상부 상에 존재하지 않도록 하는 것이 바람직하다. Then, as shown in Figure 2c, the upper surface of the gate electrode 15 is exposed. In this case, it is preferable that the oxide film 19 is not present on the spacer 17.

이후, 도 2d에 도시된 것처럼. 상기 비-살리사이드 영역(12)에 잔존하는 포토 레지스트 패턴(21)을 제거하여 상기 비-살리사이드 영역(12)의 TEOS 산화막(19)을 노출시킨다. 이때, 상기 포토레지스트 패턴(21)은 애싱(Ashing) 공정을 통해 제거되고, 2차적으로 상기 포토레지스트 잔류물(residue)을 제거하는 SH 공정을 실시함으로써, 완전히 제거된다. Then, as shown in FIG. 2D. The photoresist pattern 21 remaining in the non-salicide region 12 is removed to expose the TEOS oxide layer 19 of the non-salicide region 12. In this case, the photoresist pattern 21 is removed through an ashing process, and secondly, the photoresist pattern 21 is completely removed by performing an SH process of removing the photoresist residue.

그런 다음, 도 2e에 도시된 바와 같이, 살리사이드 영역(11)과 대응되도록 포토레지스트 패턴(22)을 형성한 후, 상기 포토레지스트 패턴(22)이 형성되지 않은 상기 비-살리사이드 영역(12)에 PAI(Pre-Amorphization Implant) 공정을 실시한다. 상기 PAI은 아세나이드(As) 이온을 주입하는 것으로서, 상기 아세나이드 이온이 주입된 상기 비-살리사이드 영역(12)을 선비정질화함으로써, 이후에 이루어지는 식각 공정에서 식각 속도를 조절할 수 있다. Then, as shown in FIG. 2E, after the photoresist pattern 22 is formed to correspond to the salicide region 11, the non-salicide region 12 in which the photoresist pattern 22 is not formed is formed. PAI (Pre-Amorphization Implant) process. The PAI is implanted with arsenide (As) ions, and by pre-crystallizing the non-salicide region 12 into which the arsenide ions are implanted, the etching rate may be controlled in a subsequent etching process.

이후, 도 2f에 도시된 바와 같이, 상기 비-살리사이드 영역(12)의 포토레지스트 패턴(22)을 제거한다. 이때, 상기 포토레지스트 패턴(21)은 애싱(Ashing) 공정 및 SH 공정을 통해 완전히 제거된다. Thereafter, as shown in FIG. 2F, the photoresist pattern 22 of the non-salicide region 12 is removed. In this case, the photoresist pattern 21 is completely removed through an ashing process and an SH process.

그리고, 도 2g에 도시된 바와 같이, 상기 기판(10)의 결과물 상에 금속층을 적층한다. 상기 금속층(23)은 Ti/TiN층으로서, 스퍼터링 공정을 통해 적층된다. As shown in FIG. 2G, a metal layer is stacked on the resultant of the substrate 10. The metal layer 23 is a Ti / TiN layer and is deposited through a sputtering process.

이후, 도 2h와 같이, 상기 Ti/TiN 금속층(23)에 대해 700~800℃의 온도에서 열처리 공정(annealing)을 실시한다. 이때, 상기 열처리 공정에 의해 상기 게이트 전극(15) 상의 상기 Ti/TiN 금속층(23)이 살리사이드 반응을 일으키므로 상기 게이트 전극(15) 상에만 금속 실리사이드층(25)이 형성된다. 물론, 도면에 도시하지 않았으나, 상기 살리사이드 영역(11)의 소스/드레인 상에도 금속 실리사이드층(25)이 형성된다. Then, as shown in Figure 2h, the heat treatment process (annealing) is performed at a temperature of 700 ~ 800 ℃ for the Ti / TiN metal layer (23). At this time, since the Ti / TiN metal layer 23 on the gate electrode 15 causes a salicide reaction by the heat treatment process, the metal silicide layer 25 is formed only on the gate electrode 15. Of course, although not shown in the drawing, the metal silicide layer 25 is also formed on the source / drain of the salicide region 11.

반면, 나머지 영역 상의 Ti/TiN 금속층(23)은 살리사이드 반응을 일으키지 않고 그대로 잔존한다. 마지막으로 상기 살리사이드 반응을 일으키지 않은 Ti/TiN 금속층(23)을 암모니아 용액을 이용한 습식식각에 의해 제거한다.On the other hand, the Ti / TiN metal layer 23 on the remaining region remains as it is without causing a salicide reaction. Finally, the Ti / TiN metal layer 23 which does not cause the salicide reaction is removed by wet etching using an ammonia solution.

따라서, 본 발명은 살리사이드 영역 및 비-살리사이드 영역을 선택적으로 선비정질화함으로써, 이후에 이루어지는 습식식각 공정에서 비-살리사이드 영역의 TEOS 산화막이 제거되는 것을 방지할 수 있다. Accordingly, the present invention can selectively prevent amorphous salicide regions and non-salicide regions, thereby preventing the TEOS oxide film of the non-salicide regions from being removed in a subsequent wet etching process.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조방법은 살리사이드 공정에서 살리사이드 및 비-살리사이드 영역을 확실히 구분하여 선비정질화함으로써, 이후에 이루어지는 식각 공정에서 상기 선비정질화된 산화막 두께를 선택적으로 조절할 수 있는 효과가 있다.As described above, in the semiconductor device manufacturing method according to the present invention, by preliminarily pre-amorphizing the salicide and non-salicide regions in the salicide process, the thickness of the pre-amorphized oxide film in the subsequent etching process is achieved. There is an effect that can be selectively adjusted.

Claims (6)

살리사이드(salicide) 및 비-살리사이드(non-Salicide) 영역이 구분된 반도체 기판의 상기 살리사이드 영역 상에 측벽 스페이서(spacer)가 형성된 게이트를 형성하는 단계; Forming a gate in which sidewall spacers are formed on the salicide region of the semiconductor substrate where salicide and non-salicide regions are separated; 상기 기판 결과물 상에 블로킹 산화막을 증착하는 단계; Depositing a blocking oxide film on the substrate resultant; 상기 블로킹 산화막 상에 포토레지스트(Photoresist)를 도포하고, 상기 비-살리사이드 영역에 패턴을 형성한 후, 상기 살리사이드 영역의 산화막을 식각하여 상기 게이트를 노출시키는 단계; Applying a photoresist on the blocking oxide layer, forming a pattern on the non-salicide region, and etching the oxide layer of the salicide region to expose the gate; 상기 비-살리사이드 영역의 포토레지스트를 제거하는 단계; Removing the photoresist of the non-salicide region; 상기 살리사이드 영역에 포토레지스트 패턴을 형성한 후, 상기 비-살리사이드 영역에 PAI(Pre-Amorphization Implant) 공정을 실시하여 상기 비-살리사이드 영역을 선비정질화하는 단계; 및Forming a photoresist pattern in the salicide region and then pre-amorphizing the non-salicide region by performing a pre-amorphization implant (PAI) process on the non-salicide region; And 상기 살리사이드 영역의 포토레지스트를 제거하고, 상기 반도체 기판의 결과물 상에 금속층을 적층한 후, 실리사이드 층을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 제조방법. Removing the photoresist of the salicide region, laminating a metal layer on the resultant of the semiconductor substrate, and then forming a silicide layer. 제 1 항에 있어서, The method of claim 1, 상기 블로킹 산화막은 TEOS(Tetra Ethyl Ortho Silicate)를 포함하는 것을 특징으로 하는 반도체 소자 제조방법. The blocking oxide film comprises TEOS (Tetra Ethyl Ortho Silicate). 제 1 항에 있어서, The method of claim 1, 상기 비살리사이드 영역의 포토레지스트를 제거하는 단계는, 상기 포토레지스트를 제거하는 애싱(Ashing) 공정 및 상기 포토레지스트 잔류물(residue)을 제거하는 SH 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법. The removing of the photoresist of the nonsalicide region may include an ashing process of removing the photoresist and an SH process of removing the photoresist residue. Way. 제 1 항에 있어서, The method of claim 1, 상기 선비정질화는 상기 PAI(Pre-Amorphization Implant) 공정을 통해 N형 불순물인 아세나이드 이온(As)을 주입함으로써 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.The pre-crystallization is a semiconductor device manufacturing method, characterized in that by implanting the arsenide ions (As) as an N-type impurity through the pre-amorphization implant (PAI) process. 제 1 항에 있어서, The method of claim 1, 상기 금속층은 Ti 및 TiN을 포함하는 고융점의 금속을 이용하는 것을 특징으로 하는 반도체 소자 제조방법..The metal layer is a semiconductor device manufacturing method, characterized in that using a high melting point metal containing Ti and TiN. 제 1 항에 있어서, The method of claim 1, 상기 실리사이드 층은 상기 금속층을 700~800℃ 온도에서 어닐링(annealing)하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The silicide layer is formed by annealing the metal layer at a temperature of 700 ~ 800 ℃.
KR1020070056134A 2007-06-08 2007-06-08 Method for manufacturing of semiconductor device KR100859489B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070056134A KR100859489B1 (en) 2007-06-08 2007-06-08 Method for manufacturing of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070056134A KR100859489B1 (en) 2007-06-08 2007-06-08 Method for manufacturing of semiconductor device

Publications (1)

Publication Number Publication Date
KR100859489B1 true KR100859489B1 (en) 2008-09-24

Family

ID=40023425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070056134A KR100859489B1 (en) 2007-06-08 2007-06-08 Method for manufacturing of semiconductor device

Country Status (1)

Country Link
KR (1) KR100859489B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040000888A (en) * 2002-06-26 2004-01-07 삼성전자주식회사 salicide layer forming method in semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040000888A (en) * 2002-06-26 2004-01-07 삼성전자주식회사 salicide layer forming method in semiconductor device

Similar Documents

Publication Publication Date Title
US6475885B1 (en) Source/drain formation with sub-amorphizing implantation
US20050151203A1 (en) Temporary self-aligned stop layer is applied on silicon sidewall
US5972761A (en) Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction
US20080054363A1 (en) Dual gate cmos semiconductor device and method for manufacturing the same
KR100396709B1 (en) method for manufacturing of semiconductor device
JP2009238877A (en) Method of manufacturing semiconductor device
KR100859489B1 (en) Method for manufacturing of semiconductor device
KR100313089B1 (en) Method for manufacturing semiconductor device
US6165856A (en) Using an organic layer as an ion implantation mask when forming shallow source/drain region
KR100806797B1 (en) Manufacturing metfod of semiconductor device
KR100588780B1 (en) Method For Manufacturing Semiconductor Devices
KR100604496B1 (en) Method for fabricating semiconductor device
KR20030047555A (en) Method of manufacturing a semiconductor device
JPH04245642A (en) Mos transistor and its manufacture
KR100850071B1 (en) Method for fabricating salicide of semiconductor device
KR100855281B1 (en) Method for fabricating semiconductor device
KR100503743B1 (en) Method For Manufacturing Semiconductor Devices
US7091116B2 (en) Methods of manufacturing semiconductor devices
KR101079873B1 (en) Forming Method of Semiconductor Device
JP2001160621A (en) Method for manufacturing semiconductor device
KR100565755B1 (en) Method for manufacturing of semiconductor device
KR101004808B1 (en) Method for forming silicide of semiconductor device
KR100546059B1 (en) Method for manufacturing semiconductor
KR20050064010A (en) Method for fabricating semiconductor device
KR20020091393A (en) Method for forming semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee