KR20020091393A - Method for forming semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 급속 열처리로 성능을 향상시킨 실리사이드(Silicide) 형성을 가능하게 하고, 이후의 절연막 증착 공정시 이상 산화(abnormal oxidation)와 헤이즈(haze)를 방지한 반도체 소자의 형성 방법에 관한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to the formation of silicide with improved performance by rapid heat treatment, and to the prevention of abnormal oxidation and haze during subsequent insulating film deposition processes. It is about a formation method.
이하, 종래의 반도체 소자의 형성 공정에 대해 설명한다.Hereinafter, the formation process of the conventional semiconductor element is demonstrated.
먼저, 소자간 격리를 위해 필드 산화막을 형성한다.First, a field oxide film is formed for isolation between devices.
이어, 상기 필드 산화막을 포함한 기판 전면에 게이트 산화막, 폴리 실리콘층을 증착한 후, 각각 소정 영역에 p형과 n형의 불순물을 도핑하여 p형 영역, n형 영역을 정의한다.Subsequently, a gate oxide film and a polysilicon layer are deposited on the entire surface of the substrate including the field oxide film, and then p-type and n-type regions are defined by doping p-type and n-type impurities in predetermined regions, respectively.
상기 폴리 실리콘층, 게이트 산화막을 선택적으로 식각하여 게이트 전극 패턴을 정의한 후, 정의된 게이트 전극 패턴 양측 기판 상에 이온주입하여 LDD 영역을 형성한다.After the polysilicon layer and the gate oxide layer are selectively etched to define a gate electrode pattern, ion implantation is performed on both sides of the defined gate electrode pattern to form an LDD region.
이어, 기판 전면에 절연막을 증착하고 블랭킷(blanket) 식각하여 상기 게이트 전극 패턴 측벽에 스페이서를 형성한다. 상기 스페이서 및 게이트 전극 패턴을 마스크로 하여 기판상에 이온주입함으로써, 소오스/드레인을 형성한다.Subsequently, an insulating film is deposited on the entire surface of the substrate and a blanket is etched to form a spacer on the sidewall of the gate electrode pattern. A source / drain is formed by ion implantation onto the substrate using the spacer and the gate electrode pattern as masks.
이어, 금속막을 기판 전면에 증착한 후 열처리하여 실리사이드를 형성한다.Subsequently, a metal film is deposited on the entire surface of the substrate and then heat-treated to form silicide.
상기 실리사이드화한 기판 전면에 절연막을 증착한다.An insulating film is deposited on the entire surface of the silicided substrate.
상기의 공정 순으로 반도체 소자가 형성되는 데, 여기서 이용하는 금속막은 집적도 향상을 위해 0.18㎛ 이하의 게이트 길이를 갖는 반도체 소자의 제조에 있어서는, 종래에 사용하던 WSi2(텅스텐 실리사이드), TiSi2(티타늄 실리사이드) 대신에 CoSi2(코발트 실리사이드)를 적용하고 있다.A semiconductor device is formed in the above-described order, and the metal film used here is conventionally used in the manufacture of a semiconductor device having a gate length of 0.18 µm or less, such as WSi 2 (tungsten silicide) and TiSi 2 (titanium). CoSi 2 (cobalt silicide) is applied instead of silicide).
상기 CoSi2는 실리콘 상에 코발트(Co)와 티타늄(Ti)을 이중 막으로 증착한후 N2분위기 하에서 급속 열처리를 실시하여 형성시킨다.CoSi 2 is formed by depositing cobalt (Co) and titanium (Ti) as a double layer on silicon and then performing a rapid heat treatment under an N 2 atmosphere.
그러나, 상기와 같은 종래의 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.However, the conventional method of forming a semiconductor device as described above has the following problems.
CoSi2의 형성이 잘 되었더라도 이후 공정에서 절연막으로 사용되는 산화막이나 질화막을 절연막(ILD : Inter Layer Dielectric) 층으로 증착하는 공정에서 상기 CoSi2는 물리 화학적 또는 전기적 손상을 받을 수 있다.Even though CoSi 2 is well formed, CoSi 2 may be physically or chemically damaged in a process of depositing an oxide film or a nitride film used as an insulating film in an interlayer dielectric layer (ILD).
예를 들어, 로드락(loadlock) 챔버가 없는 질화막 증착 장비용 튜브나 저압 화학 기상법 공정을 진행하여 TEOS(Tetra Ethyl Ortho Silicate)와 산소 가스를 소오스 가스로 사용하는 산화막 증착용 튜브를 이용하여 절연막(ILD층)을 증착하면, CoSi2n형 활성 영역에 산화막이 성장한다.For example, an insulating film may be formed using a tube for nitride deposition equipment without a loadlock chamber or an oxide deposition deposition tube using TEOS (Tetra Ethyl Ortho Silicate) and oxygen gas as a source gas. ILD layer), an oxide film grows in the CoSi 2 n-type active region.
이 산화막은 상기 절연막의 증착 과정에서 웨이퍼가 로딩되어 TEOS 가스가 나오기 전까지의 시간 동안에 튜브 내에 잔류해 있던 산소나 산화막이 증착된 직후 TEOS 가스로부터 분해된 산소가 CoSi2층의 분해로 생성된 실리콘 또는 결정립 경계를 통하여 확산한 기판의 실리콘과 반응하여 형성되는 것이다.This oxide film is formed by the decomposition of the CoSi 2 layer by oxygen that has remained in the tube for a time before the wafer is loaded and TEOS gas is released during deposition of the insulating film or oxygen decomposed from the TEOS gas immediately after the oxide film is deposited. It is formed by reacting with the silicon of the substrate diffused through the grain boundary.
이 산화막의 형성을 방지하지 않으면, 피모스 트랜지스터 쪽에 증착된 절연막과 단차가 달라지므로, 콘택 식각 과정에서 n형의 콘택이 뚫리지 않거나, 부분적으로 뚫려서 콘택 오픈 페일(contact open fail)이 발생한다.If the oxide film is not prevented from forming, the step is different from that of the insulating film deposited on the PMOS transistor, so that an n-type contact is not penetrated or partially penetrated during a contact etching process, thereby causing a contact open fail.
특히, 상기 절연막으로 1차로 산화막을 증착하고 2차로 질화막을 증착하는 경우에는, TEOS 가스를 사용하는 산화막을 증착함으로 인하여 이러한 현상이 더욱 심하다.In particular, when the oxide film is first deposited with the insulating film and the nitride film is secondly deposited, this phenomenon is more severe due to the deposition of an oxide film using TEOS gas.
따라서, 산화막을 증착하지 않고, 질화막만을 증착하는 공정을 진행하기도 하나, 이러한 경우는 질화막의 표면에 마치 먼지와 같은 질화물 파티클(particle)들이 남아서 헤이즈(haze)가 유발된다.Therefore, a process of depositing only a nitride film without depositing an oxide film may be performed. In this case, nitride particles such as dust remain on the surface of the nitride film, causing haze.
상기와 같은 질화막의 헤이즈(haze)들도 콘택 형성 공정에서 콘택 오픈 페일(contact open fail)을 유도하므로 방지하여야 할 문제이다.The haze of the nitride film as described above is also a problem to be prevented because it induces a contact open fail in a contact forming process.
이러한 종래의 반도체 소자의 형성 방법을 유지하고, 이러한 문제를 해결할 수 있는 유일한 방법은 로드락 챔버(load-lock chamber)가 있는 장비를 사용하여 이상 산화를 방지하고, 그 위에 질화막을 증착하여 헤이즈까지 방지하는 것이다. 그러나, 로드락 챔버가 구비되어 장비가 제조 라인에 거의 없어서 양산화에 있어서 걸림돌이 되고 있다.Maintaining such a conventional method of forming a semiconductor device, and the only way to solve this problem is to prevent abnormal oxidation by using a device having a load-lock chamber, to deposit a nitride film thereon to the haze To prevent. However, the load lock chamber is provided so that there is almost no equipment in the manufacturing line, which is an obstacle to mass production.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 급속 열처리로 성능을 향상시킨 실리사이드 형성을 가능하게 하고 이후의 절연막 증착 공정시 이상 산화(abnormal oxidation)와 헤이즈(haze)를 방지한 반도체 소자의 형성 방법을 제공하는 데, 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and enables the formation of silicide with improved performance by rapid heat treatment and prevents abnormal oxidation and haze during the subsequent insulating film deposition process. To provide a method for the formation of, its purpose.
도 1a 내지 도 1g는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면도1A to 1G are cross-sectional views illustrating a method of forming a semiconductor device of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
11 : 기판 12 : 필드 산화막11 substrate 12 field oxide film
13 : 게이트 산화막 14 : 폴리 실리콘층13 gate oxide film 14 polysilicon layer
15 : 감광막 패턴 16 : 게이트 전극 패턴15 photosensitive film pattern 16 gate electrode pattern
17 : LDD 영역 18 : 스페이서17: LDD region 18: spacer
19 : 소오스/ 드레인 20 : 제 1 금속막19 source / drain 20 first metal film
21 : 제 2 금속막 22 : 실리사이드21: second metal film 22: silicide
23 : PETEOS 산화막 24 : 질화막23 PETEOS oxide film 24 Nitride film
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 형성 방법은 기판의 소정 영역에 필드 산화막을 형성하는 단계와, 상기 필드 산화막을 포함한 기판 전면에 게이트 산화막, 폴리 실리콘층을 차례로 증착하고 선택적으로 제거하여 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴 양측의 기판에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 패턴 측벽에 스페이서를 형성하고 상기 스페이서 양측 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 패턴 및 스페이서를 포함한 기판 전면에 비정질화 이온을 주입하는 단계와, 상기 비정질화된 기판 전면에 금속막을 증착하는 단계와, 상기 금속막을 열처리하여 실리사이드를 형성하는 단계와, 상기 실리사이드 형성시 미반응한 물질을 제거하고, 기판 전면에 PETEOS 산화막을 증착하는 단계와, 상기 PETEOS 산화막 상에 질화막을 증착하는 단계를 포함하여 구성됨을 특징으로 한다.The method of forming a semiconductor device of the present invention for achieving the above object comprises the steps of forming a field oxide film in a predetermined region of the substrate, and sequentially depositing a gate oxide film and a polysilicon layer on the entire surface of the substrate including the field oxide film and selectively Removing and forming a gate electrode pattern; forming an LDD region on substrates on both sides of the gate electrode pattern; forming a spacer on sidewalls of the gate electrode pattern; and forming a source / drain region on the substrate on both sides of the spacer. And implanting amorphous ions into the entire surface of the substrate including the gate electrode pattern and the spacer; depositing a metal film on the entire surface of the amorphous substrate; and forming a silicide by heat treating the metal layer; Unreacted material is removed during formation, PETEOS acid on the front of the substrate Depositing a film, characterized by configured by depositing a nitride film on said oxide film PETEOS.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of forming a semiconductor device of the present invention.
도 1a와 같이, 기판(11)의 소정 영역에 STI 공정으로 소자간 분리를 위한 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)을 포함한 기판(11) 전면에 게이트 산화막(13) 및 폴리 실리콘층(14)을 차례로 증착한다.As shown in FIG. 1A, a field oxide film 12 is formed in a predetermined region of the substrate 11 by an STI process, and the gate oxide film 13 and the entire surface of the substrate 11 including the field oxide film 12 are formed. The polysilicon layer 14 is deposited one after the other.
도 1b와 같이, 상기 폴리 실리콘(14)층 상의 소정 영역을 노출시키는 감광막 패턴(15)을 증착하고 상기 소정 영역에 P(Phosphorus)와 같은 n형 불순물을 주입하여 폴리 실리콘층(14)의 n형 영역을 정의한다.As shown in FIG. 1B, the photoresist layer pattern 15 exposing a predetermined region on the polysilicon 14 layer is deposited and n-type impurities such as P (Phosphorus) are injected into the predetermined region to n of the polysilicon layer 14. Define the type domain.
상기 P 이온 주입은 5E15 atoms/㎠의 불순물을 30 KeV의 에너지로 주입한다.The P ion implantation implants impurities of 5E15 atoms / cm 2 at an energy of 30 KeV.
이후, 상기 감광막 패턴(15)을 제거하고 세정공정을 진행한다.Thereafter, the photoresist pattern 15 is removed and a cleaning process is performed.
도면에는 도시하지 않았지만, 상기 폴리 실리콘층(14)에 형성된 n형 영역에 감광막을 증착하고 노출된 영역에 B(Boron)와 같은 p형 불순물을 주입하여 폴리 실리콘층(14)의 p형 영역을 정의한다. 이 때, 900℃정도의 온도의 열처리 장비를 이용하여 수십초간 진행한다.Although not shown in the drawing, a p-type region of the polysilicon layer 14 is formed by depositing a photoresist film on an n-type region formed in the polysilicon layer 14 and injecting a p-type impurity such as B (Boron) into the exposed region. define. At this time, it proceeds for several tens of seconds using the heat treatment equipment at a temperature of about 900 ℃.
도 1c와 같이, 상기 폴리 실리콘층(14), 게이트 산화막(13)을 선택적으로 제거하여 게이트 전극 패턴(16)을 형성한다.As shown in FIG. 1C, the polysilicon layer 14 and the gate oxide layer 13 are selectively removed to form the gate electrode pattern 16.
상기 게이트 전극 패턴(16) 양측 기판상에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(17)을 형성한다.Lightly doped drain (LDD) regions 17 are formed by implanting low concentration impurity ions onto the substrates on both sides of the gate electrode pattern 16.
이어, 상기 게이트 전극 패턴(16)을 포함한 기판(11) 전면에 절연막을 증착하고 이를 게이트 표면이 노출되도록 블랭킷 식각하여 게이트 전극 패턴(16) 측벽에 스페이서(18)를 형성한다.Subsequently, an insulating film is deposited on the entire surface of the substrate 11 including the gate electrode pattern 16, and a blanket is etched to expose the gate surface thereof to form a spacer 18 on the sidewall of the gate electrode pattern 16.
상기 게이트 전극 패턴(16) 및 스페이서(18)를 마스크로 하여 기판(11)상에 고농도 불순물 이온을 주입함으로써 소오스/ 드레인 영역(19)을 형성한다.The source / drain regions 19 are formed by implanting high concentration impurity ions onto the substrate 11 using the gate electrode patterns 16 and the spacers 18 as masks.
상기 고농도 불순물 이온의 활성화를 위해 급속 열처리 장비를 이용하여, 950 내지 1040℃의 온도로 질소(N2) 분위기에서 10∼40 초간 진행한다.In order to activate the high concentration impurity ions, a rapid heat treatment apparatus is used for 10 to 40 seconds in a nitrogen (N 2 ) atmosphere at a temperature of 950 to 1040 ° C.
이어, HF, H2O를 1 : 99의 비로 혼합한 세정 용액을 사용하여 25℃에서 상기 기판(11) 전면에 세정공정을 한다.Subsequently, a cleaning process is performed on the entire surface of the substrate 11 at 25 ° C. using a cleaning solution in which HF and H 2 O are mixed at a ratio of 1:99.
도 1d와 같이, 상기 게이트 전극 패턴(16) 및 스페이서(18)를 포함한기판(11) 전면에 비정질화(Amorphization) 이온을 주입하여 상기 게이트 전극 패턴(16) 및 기판(11)상에 노출된 폴리 실리콘을 비정질로 만든다.As shown in FIG. 1D, amorphous ions are implanted into the entire surface of the substrate 11 including the gate electrode pattern 16 and the spacer 18 to expose the gate electrode pattern 16 and the substrate 11. Make polysilicon amorphous.
이러한 공정을 PAI(PreAmorphization Implantation)라고 하는 데, 이는 금속막 증착 전에 기판(11)이나 게이트 전극 패턴 (16) 상의 실리콘을 비정질화 함으로써 후속으로 진행되는 금속막의 증착과 급속 열처리로 형성되는 CoSi2의 두께를 균질화 시키기 위해 목적으로 진행하는 공정이다.This process is called PreAmorphization Implantation (PAI), which is a method of CoSi 2 formed by rapid thermal annealing and subsequent deposition of a metal film by amorphizing silicon on the substrate 11 or the gate electrode pattern 16 prior to the deposition of the metal film. It is a process that proceeds for the purpose of homogenizing the thickness.
이 때는 Ar 을 10 내지 20 KeV의 에너지하에서 2E13 atoms/㎠의 양으로 주입한다.In this case, Ar is injected in an amount of 2E13 atoms / cm 2 under an energy of 10 to 20 KeV.
도 1e와 같이, 상기 비정질화된 기판(11) 전면에 제 1, 제 2 금속막(20, 21)을 증착한다.As illustrated in FIG. 1E, first and second metal films 20 and 21 are deposited on the entire surface of the amorphous substrate 11.
이 때, 제 1 금속막(20)은 Co로 하고, 제 2 금속막(21)은 Ti 또는 TiN으로 한다. 이 때의 증착 방식은 PVD(Physical Vapor Depositon) 공정으로 진행하며, 120 내지 270Å의 두께로 증착한다.At this time, the first metal film 20 is made of Co and the second metal film 21 is made of Ti or TiN. At this time, the deposition method proceeds to a PVD (Physical Vapor Depositon) process and is deposited to a thickness of 120 to 270 Å.
도 1f와 같이, 열처리를 하여 기판(11) 및 게이트 전극 패턴(16)의 비정질화된 실리콘과 상기 제 1 금속막(20)과 반응하도록 하여 상기 제 1 금속막을 실리사이드(silicide)화 한다.As shown in FIG. 1F, the first metal layer is silicided by reacting with amorphous silicon of the substrate 11 and the gate electrode pattern 16 and the first metal layer 20.
상기 열처리는 급속 열처리 장비를 이용하여 질소(N2) 또는 아르곤(Ar) 분위기로 500 내지 630 ℃의 온도에서 수십초 동안 진행한다.The heat treatment is carried out for 10 seconds at a temperature of 500 to 630 ℃ in a nitrogen (N 2 ) or argon (Ar) atmosphere using a rapid heat treatment equipment.
상기 열처리를 통하여 제 1 금속막과 상기 비정질화된 실리콘과의 반응에서생성되는 물질은 CoSi2(코발트 실리사이드)이다.The material produced in the reaction between the first metal film and the amorphous silicon through the heat treatment is CoSi 2 (cobalt silicide).
여기서는 소오스/드레인 영역(19) 및 게이트 전극 패턴(16) 상부에 이러한 CoSi2가 생성된다.Here, CoSi 2 is generated on the source / drain region 19 and the gate electrode pattern 16.
금속막의 실리사이드 형성은 살리사이드 옵션 공정으로 진행할 수 있다.The silicide formation of the metal film may proceed with the salicide option process.
상기 살리사이드 옵션 공정은 상기 기판에 소오스/드레인 영역을 형성한 후 세정 공정하는 단계와 비정질화 이온을 주입 단계 사이에 산화막을 전면에 증착하는 단계와 입출력 단자 부위의 산화막을 남긴 나머지 영역의 산화막을 제거하는 단계를 포함하여 구성하며, 이 때의 산화막은 HLD(High temperature Low pressure Deposition) 산화막 또는 PETEOS으로 증착한다.The salicide option process may include depositing an oxide film on the entire surface between forming a source / drain region on the substrate and cleaning the process and implanting amorphous ions, and depositing an oxide layer of the remaining region leaving an oxide layer at an input / output terminal region. It comprises a step of removing, wherein the oxide film is deposited by a high temperature low pressure deposition (HLD) oxide film or PETEOS.
이러한 실리사이드 형성시 미반응된 물질(Co, Ti /TiN 등의 물질)은 습식 식각 공정으로 제거한다.When the silicide is formed, unreacted materials (materials such as Co and Ti / TiN) are removed by a wet etching process.
상기 습식 식각 공정은 1 : 5: 50의 비로 NH4OH, H2O2, H2O를 혼합한 식각 용액을 이용하여 50℃ 에서 14분 이상 진행하고, 계속하여 동일온도에서 1: 1: 5의 비로 HCl, H2O2, H2O를 혼합한 식각 용액을 이용하여 진행한다.The wet etching process is carried out for at least 14 minutes at 50 ℃ using an etching solution mixed with NH 4 OH, H 2 O 2 , H 2 O in a ratio of 1: 5: 50, and then 1: 1: at the same temperature. proceeds by using the etching solution in a mixing ratio of 5 HCl, H 2 O 2, H 2 O.
상기 습식 식각 공정 후, 740 내지 780℃의 온도에서 수십초간 열처리를 진행한다.After the wet etching process, heat treatment is performed for several tens of seconds at a temperature of 740 ~ 780 ℃.
도 1g와 같이, 상기 실리사이드화된 금속막(22)을 포함한 기판 전면에 PETEOS(Plasma Enhancement Tetra Ethyl Ortho Silicate) 산화막을 형성한다.As shown in FIG. 1G, a Plasma Enhancement Tetra Ethyl Ortho Silicate (PETOS) oxide film is formed on the entire surface of the substrate including the silicided metal film 22.
상기 PETEOS 산화막은 챔버 온도 400℃에서 TEOS가스 760mg/분, O2가스 950sccm, He 가스 560sccm을 챔버에 흘려서 증착한다.The PETEOS oxide film was deposited by flowing TEOS gas 760 mg / min, O 2 gas 950 sccm, He gas 560 sccm at a chamber temperature of 400 ° C.
상기 PETEOS 산화막은 120 내지 200Å의 두께로 증착한다.The PETEOS oxide film is deposited to a thickness of 120 to 200Å.
상기 산화막 상에 Si3N4질화막을 증착한다.A Si 3 N 4 nitride film is deposited on the oxide film.
상기와 같은 본 발명의 반도체 소자의 형성 방법은 다음과 같은 효과가 있다.The method of forming the semiconductor device of the present invention as described above has the following effects.
첫째, 종래 공정에서 사용한 HLD 형의 산화막 대신 PETEOS 산화막을 사용하여 종래보다 200℃까지 낮은 온도에서 증착할 수 있다.First, using PETEOS oxide film instead of the HLD type oxide film used in the conventional process can be deposited at a temperature lower than 200 ℃ than conventional.
둘째, 상기와 같이 낮은 온도에서 산화막 증착이 가능하므로 챔버 내 유해 산소가 있더라도 온도가 낮아서 이상 산화막이 형성되지 않으며, 이어서 형성되는 질화막의 헤이즈를 방지할 수 있다.Second, since the oxide film can be deposited at a low temperature as described above, even if there is harmful oxygen in the chamber, the abnormal oxide film is not formed because the temperature is low, and the haze of the nitride film formed subsequently can be prevented.
셋째, 실리사이드의 n형 영역에 성장하는 산화막 형성을 방지하여 종래 실리사이드의 면저항의 선폭 의존성이 제거될 수 있다. 따라서, 공정의 마진을 확대할 수 있다.Third, the line width dependency of the sheet resistance of the conventional silicide can be removed by preventing the formation of an oxide film growing in the n-type region of the silicide. Therefore, the margin of a process can be expanded.
넷째, 형성된 실리사이드의 이상 산화를 방지하므로 n형 및 p형 각각의 폴리 실리콘의 면저항이 균일하게 되고, 따라서, 반도체 소자의 수율 향상을 꾀할 수 있다.Fourth, since abnormal oxidation of the formed silicide is prevented, the sheet resistance of each of the n-type and p-type polysilicon becomes uniform, and therefore, the yield of the semiconductor element can be improved.
다섯째, 로드락이 구비된 챔버 장치를 사용하지 않더라도 이상 산화 및 질화막 헤이즈를 방지할 수 있다.Fifth, abnormal oxidation and nitride film haze can be prevented even without using a chamber device provided with a load lock.
여섯째, 제조 라인이 변경되거나 집적 공정상의 공정 마진이 적은 식각 공정에서 제거되지 못한 산화막이 금속막 증착전 존재하더라도 실리사이드 면저항이 선폭에 의존하지 않는 특성을 유지시켜준다.Sixth, the silicide sheet resistance does not depend on the line width even if an oxide film that is not removed in an etching process with a changed manufacturing line or an etching process having a low process margin in the integration process exists before the deposition of the metal film.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100913324B1 (en) * | 2002-12-31 | 2009-08-20 | 동부일렉트로닉스 주식회사 | Method for forming a silicide layer in a semiconductor device |
| KR100945868B1 (en) * | 2007-12-03 | 2010-03-05 | 주식회사 동부하이텍 | Method for fabricating a semiconductor |
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