KR19980070637A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
반도체 장치를 제조하는 방법은 기판위에 층간 절연막을 가진 게이트 전극을 형성하고, 기판과 게이트 전극의 전체 표면위에 절연막을 증착하는 단계와, 이어서 질소를 절연막내에 각도를 이루어 이온주입하는 단계와, 절연막을 에칭함으로써 게이트 전극의 측면에서 질소를 포함하는 절연막 측벽을 형성하는 단계와, 게이트 전극과 기판으로 불순물을 도입하여 소오스 및 드레인 확산 영역을 형성하는 단계와, 게이트 전극의 표면과 상기 소오스 및 드레인 확산 영역의 표면을 노출시킨 상태로, 노출된 상태에서 전체 표면위에 티타늄을 증착하여, 티타늄막과, 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 유발하는 단계 및, 소오스 및 드레인 확산 영역과 게이트 전극상에 티타늄 실리사이드층을 자기정렬식으로 형성하기 위하여 티타늄막의 반응되지 않은 부분을 제거하는 단계를 포함한다.A method of manufacturing a semiconductor device includes forming a gate electrode having an interlayer insulating film on a substrate, depositing an insulating film over the entire surface of the substrate and the gate electrode, then ion implanting nitrogen at an angle into the insulating film, Forming an insulating film sidewall containing nitrogen on the side of the gate electrode by etching, introducing impurities into the gate electrode and the substrate to form a source and drain diffusion region, a surface of the gate electrode and the source and drain diffusion region Depositing titanium over the entire surface in the exposed state, causing the titanium film to react between the gate electrode and the source and drain diffusion regions, and on the source and drain diffusion regions and the gate electrode. Titanium film to self-align a titanium silicide layer Removing the unreacted portion of the.
Description
본 발명은 반도체 장치의 제조 방법과 이 방법에 의해 제조되는 반도체에 관한 것이며, 특히, 티타늄 실리사이드층이 소오스와, 드레인 확산층 및 게이트 전극위에 자기정렬식으로 형성되는 MOS 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device and a semiconductor produced by the method, and more particularly, to a method of manufacturing a MOS transistor in which a titanium silicide layer is formed on a source, a drain diffusion layer and a gate electrode in a self-aligning manner.
현재, 반도체 장치에서 집적화와 치수 축소의 수준 향상을 성취하기 위하여, MOS 트랜지스터에서, 실리사이드층이 실리콘 게이트 전극 및 소오스 드레인 영역의 표면위에 형성되어, 게이트 전극과 소오스 드레인 영역의 저항값이 감소되는 자기정렬된 실리사이드 구조가 사용되어 왔다. .At present, in order to achieve a level improvement of integration and dimension reduction in semiconductor devices, in a MOS transistor, a silicide layer is formed on the surface of the silicon gate electrode and the source drain region, so that the resistance value of the gate electrode and the source drain region is reduced. Aligned silicide structures have been used. .
도 6 및 도 7 은 실리사이드 구조를 가진 MOS 트랜지스터용 제조 프로세스의시퀀스를 도시한 단면도이다.6 and 7 are sectional views showing a sequence of a manufacturing process for a MOS transistor having a silicide structure.
먼저, 도 6(a)를 참조로, p 타입 실리콘 기판 (1) 위에 다결정 실리콘 게이트 전극 (3)을 형성한 후에, CVD 프로세스는 전체 표면위에 산화막 (4)을 증착시키는 것을 사용한다.First, referring to Fig. 6 (a), after forming the polycrystalline silicon gate electrode 3 on the p-type silicon substrate 1, the CVD process uses depositing an oxide film 4 over the entire surface.
다음으로, 이방성 에칭이 이 산화막 (4) 에 행해져서, 도 6(b)에 도시된 바와 같이, 다결정 실리콘 게이트 전극 (3) 의 측면상에 산화막 측벽 (5)을 형성한다. 부가적으로, n 타입 불순물을 이온주입한 후에, 도 6(c) 에 도시된 바와 같이, 소오스 및 드레인 확산 영역 (6)을 형성하기 위하여 활성화 어니일링이 수행된다.Next, anisotropic etching is performed on the oxide film 4 to form the oxide film sidewall 5 on the side surface of the polycrystalline silicon gate electrode 3, as shown in Fig. 6B. Additionally, after ion implantation of the n-type impurity, activation annealing is performed to form the source and drain diffusion regions 6, as shown in Fig. 6C.
그 다음에, 소오스 및 드레인 확산 영역 (6) 의 표면과 다결정 실리콘 게이트 전극 (3) 의 최상부가 노출된다. 도 7(a) 에 도시된 바와 같이, 티타늄 (7) 을 증착시키기 위하여, 전체 표면위에 스퍼터링이 수행된다.Then, the surface of the source and drain diffusion regions 6 and the top of the polycrystalline silicon gate electrode 3 are exposed. As shown in Fig. 7A, in order to deposit titanium 7, sputtering is performed on the entire surface.
다음으로, 티타늄막 (7) 과, 소오스 및 드레인 확산 영역 (6) 및 실리콘 게이트 전극 (3) 에서 반응을 유발시키기 위하여 열처리가 수행되고, 이 처리는 도 7(b) 에 도시된 바와 같이, 티타늄 실리사이드층 (8)을 형성한다.Next, heat treatment is performed to cause a reaction in the titanium film 7, the source and drain diffusion regions 6, and the silicon gate electrode 3, and this treatment is shown in Fig. 7 (b), Titanium silicide layer 8 is formed.
마지막으로, 소오스 및 드레인 확산 영역 (6) 과 실리콘 게이트 전극 (3) 의 최상부위에 자기정렬된 티타늄 실리사이드층 (8)을 형성하기 위하여, 반응되지 않은 티타늄 (9) 의 웨트 에칭이 암모니아 및 수소 과산화물의 혼합 수용액을 사용하여 행해진다.Finally, in order to form a self-aligned titanium silicide layer 8 on the top of the source and drain diffusion regions 6 and the silicon gate electrode 3, wet etching of the unreacted titanium 9 is carried out using ammonia and hydrogen. It is performed using the mixed aqueous solution of a peroxide.
상기의 과정은 소오스 및 드레인 확산 영역과 게이트 전극의 최상부위에 자기정렬식으로 티타늄 실리사이드층을 형성함으로써 제조된 MOS 트랜지스터에 대한 표준 제조 과정이다. 그러나, 이 방법에서, 티타늄 실리사이드에 의해 산화물 측벽 (5) 위로 뻗어나가는 문제가 있으며, 이는 드레인 확산 영역과 게이트 전극사이의 쇼트 또는 누전을 초래한다. 이 문제를 해결하기 위하여, 지금까지 여러 방법들이 제안되었다.The above procedure is a standard fabrication process for MOS transistors fabricated by forming a titanium silicide layer in a self-aligned manner on top of the source and drain diffusion regions and the gate electrode. However, in this method, there is a problem of extending over the oxide sidewall 5 by titanium silicide, which causes a short or a short circuit between the drain diffusion region and the gate electrode. To solve this problem, several methods have been proposed so far.
예를 들면, 일본 미심사 특허출원 제 H8-55981 호에서, 도 8 에 도시된 바와 같이, 산화물 측벽 (5)을 형성한 후에, 인 또는 비소와 같은 n 타입 불순물이 경사방향으로 이온 주입되는, 반도체 장치의 제조 방법이 개시되어 있다. 이러한 종래의 방법의 설명에 따르면, n 타입 불순물을 포함하는 산화막위의 실리사이드화 반응은 억제되기 때문에, 산화물 측벽 (5) 위에 티타늄 실리사이드를 성장시키는 것은 어려우며, 이는 소오스 및 드레인 확산 영역과 게이트 전극사이에 쇼트 및 누전을 방지하는 것을 가능하게 한다.For example, in Japanese Unexamined Patent Application No. H8-55981, as shown in FIG. 8, after forming the oxide sidewall 5, n-type impurities such as phosphorus or arsenic are ion-implanted in the oblique direction, A method for manufacturing a semiconductor device is disclosed. According to the description of this conventional method, it is difficult to grow titanium silicide on the oxide sidewall 5 because the silicided reaction on the oxide film containing the n-type impurity is suppressed, which is between the source and drain diffusion regions and the gate electrode. Makes it possible to prevent shorts and short circuits.
또한, 일본 미심사 특허공개 제 H5-102074 호에서, 도 9 에 도시된 바와 같이, 질화막 측벽 (15) 이 게이트 전극 측벽위에 형성되는 MOS 트랜지스터의 제조 방법이 개시된다. 이러한 종래의 방법의 설명에 따르면, 질화막위의 실리사이드화 반응이 억제되기 때문에 산화물 측벽위에 티타늄 실리사이드를 성장시키는 것은 어려우며, 이는 소오스 및 드레인 확산 영역과 게이트 전극사이에 쇼트와 누전을 방지하는 것을 가능하게 한다.Further, in Japanese Unexamined Patent Publication No. H5-102074, a method of manufacturing a MOS transistor is disclosed in which a nitride film sidewall 15 is formed on a gate electrode sidewall, as shown in FIG. According to the description of this conventional method, it is difficult to grow titanium silicide on the oxide sidewall because the silicided reaction on the nitride film is suppressed, which makes it possible to prevent shorts and short circuits between the source and drain diffusion regions and the gate electrode. do.
도 8 에 도시된 종래의 방법에서, 인 또는 비소와 같은 n 타입 불순물이 티타늄 실리사이드화 반응을 억제하는 효과를 갖는다는 것은 사실이다. 그러나, 티타늄 실리사이드가 n 타입 확산층의 최상부위에 또한 형성된다는 사실에서 알수 있는 바와 같이, 이 효과는 크게 중요하지 않다. 또한, n 타입 불순물을 경사 방향으로부터 산화물 측벽으로 이온 주입할 때, 이러한 n 타입 불순물은 소오스 및 드레인 확산 영역과 게이트 전극으로 동시에 주입된다. 이런 이유로, p 타입 소오스 및 드레인을 가진 PMOS 장치가 형성되는 것으로 생각되며, 사용될 수 있는 n 타입 불순물의 양은 제한되는 것을 알 수 있다.In the conventional method shown in Fig. 8, it is true that n-type impurities such as phosphorus or arsenic have an effect of inhibiting the titanium silicideation reaction. However, as can be seen from the fact that titanium silicide is also formed on top of the n-type diffusion layer, this effect is not very important. In addition, when the n-type impurity is implanted into the oxide sidewall from the oblique direction, the n-type impurity is simultaneously implanted into the source and drain diffusion regions and the gate electrode. For this reason, it is believed that a PMOS device having a p-type source and drain is formed, and the amount of n-type impurities that can be used is limited.
정상적으로, PMOS 소오스 및 드레인 확산 영역과 게이트 전극으로 불순물을 도입하는 것은 거의 1 에서 5 x 1015cm-2수준의 붕소 또는 BF2로 수행된다. 그러므로, PMOS 소오스 및 드레인 확산 영역의 형성에 영향을 미치지 않는 것을 확실히하기위하여, 산화물 측벽내에 주입되는 n 타입 불순물의 양을 붕소 또는 BF2 의 양의 거의 1/10 이하로 제한할 필요가 있다. 즉, 사용량을 1에서 5 x 1014cm-2이하로 제한할 필요가 있으며, 이는 실리사이드화 반응을 억제하는 효과를 성취하는 것을 휠씬 더 어렵게 한다.Normally, the introduction of impurities into the PMOS source and drain diffusion regions and the gate electrode is performed with boron or BF 2 on the order of 1 to 5 × 10 15 cm −2 . Therefore, to ensure that the formation of the PMOS source and drain diffusion regions is not affected, it is necessary to limit the amount of n-type impurities injected into the oxide sidewall to almost 1/10 or less of the amount of boron or BF2. That is, it is necessary to limit the amount of use from 1 to 5 x 10 14 cm -2 or less, which makes it even more difficult to achieve the effect of suppressing the suicide reaction.
그러므로, 종래의 기술에서는, 실리사이드화 반응을 충분히 억제할 수 없다는 문제가 있었다.Therefore, in the prior art, there has been a problem that the silicideation reaction cannot be sufficiently suppressed.
도 9 에 도시된 종래의 예에서, 질화막 측벽이 게이트 전극 측면위에 형성된다. 그러나, 질화막을 형성하는 질소 및 실리콘은 이들사이에 강한 화학 결합을 갖기 때문에, 실리사이드화 반응에서 질소는 실제로 어떤 역할도 하지 않으므로, 질소는 실리사이드화 반응을 억제하도록 작용하지 않는다. 그러므로, 이러한 종래 기술의 방법에서, 실리사이드화 반응을 억제하는 데에 있어서 효과가 불충분한 문제가 있다.In the conventional example shown in Fig. 9, nitride film sidewalls are formed on the gate electrode side surfaces. However, since nitrogen and silicon forming the nitride film have strong chemical bonds between them, nitrogen does not actually play any role in the silicidation reaction, so nitrogen does not act to inhibit the silicided reaction. Therefore, in such a prior art method, there is a problem that the effect is insufficient in suppressing the silicideation reaction.
본 발명의 목적은 절연막 측벽위로 티타늄 실리사이드가 뻗어나가는 것이 억제되고, 소오스 및 드레인 확산 영역과 게이트 전극사이의 쇼트와 누전이 방지되는 반도체 장치의 제조 방법과 이 방법에 의해 제조된 반도체 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device in which titanium silicide is suppressed from extending over an insulating film sidewall, and short and short circuit between the source and drain diffusion regions and the gate electrode are prevented, and a semiconductor device manufactured by the method. will be.
도 1 은 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 1을 도시한 단면도.1 is a sectional view showing Embodiment 1 of a method of manufacturing a MOS transistor according to the present invention;
도 2 는 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 1을 도시한 단면도.2 is a sectional view showing Embodiment 1 of a method of manufacturing a MOS transistor according to the present invention;
도 3 은 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 2를 도시한 단면도.3 is a sectional view of Embodiment 2 of a method of manufacturing a MOS transistor according to the present invention;
도 4 는 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 2를 도시한 단면도.4 is a sectional view of Embodiment 2 of a method of manufacturing a MOS transistor according to the present invention;
도 5 는 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 2를 도시한 단면도.5 is a sectional view showing Embodiment 2 of a method of manufacturing a MOS transistor according to the present invention;
도 6 은 실리사이드 구조를 가진 MOS 트랜지스터에 대한 표준 제조 방법을 도시한 단면도.6 is a sectional view showing a standard manufacturing method for a MOS transistor having a silicide structure.
도 7 은 실리사이드 구조를 가진 MOS 트랜지스터에 대한 표준 제조 방법을 도시한 단면도.7 is a sectional view showing a standard manufacturing method for a MOS transistor having a silicide structure.
도 8 은 종래의 MOS 트랜지스터를 제조하는 방법을 도시한 단면도.8 is a sectional view showing a method of manufacturing a conventional MOS transistor.
도 9 는 종래의 MOS 트랜지스터를 제조하는 다른 방법을 도시한 단면도.9 is a sectional view showing another method of manufacturing a conventional MOS transistor.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1 : p 타입 실리콘 기판 2 : 층간 게이트 산화막1: p-type silicon substrate 2: interlayer gate oxide film
3 : 다결정 실리콘 게이트 전극3: polycrystalline silicon gate electrode
4 : 산화막 5 : 산화막 측벽4: oxide film 5: oxide film sidewall
6 : 소오스 및 드레인 확산 영역 7 : 티타늄6: source and drain diffusion area 7: titanium
8 : 티타늄 실리사이드층 10 : 제 1 산화막8: titanium silicide layer 10: first oxide film
11 : 제 1 산화막 측벽 12 : 제 2 산화막 측벽11 sidewall of first oxide film 12 sidewall of second oxide film
13 : 제 2 산화막 측벽 15 : 질화막 측벽13 side wall 2nd oxide film 15 side wall nitride film
51 : 질소 이온51: nitrogen ions
상기 주지된 목적을 성취하기 위하여, 본 발명에 따른 반도체 장치의 제조 방법은,In order to achieve the above-mentioned objects, a method of manufacturing a semiconductor device according to the present invention,
(1) 층간 게이트 절연막으로 기판위에 게이트 전극을 형성하는 단계와;(1) forming a gate electrode on the substrate with an interlayer gate insulating film;
(2) 기판과 게이트 전극의 전체 표면위에 절연막을 증착하고 질소를 절연막내에 각도를 이루어 이온주입하는 단계와;(2) depositing an insulating film over the entire surface of the substrate and the gate electrode and implanting nitrogen at an angle into the insulating film;
(3) 게이트 전극의 측벽위에 질소를 포함한 절연 측벽을 형성하기 위하여 절연막을 에칭하는 단계와;(3) etching the insulating film to form an insulating sidewall including nitrogen on the sidewall of the gate electrode;
(4) 게이트 전극과 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계와;(4) introducing impurities into the gate electrode and the substrate to form source and drain diffusion regions;
(5) 게이트 전극 표면과 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그 전체 표면위에 티타늄막을 증착하여, 티타늄막과, 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 초래하는 단계; 및(5) depositing a titanium film over the entire surface with the gate electrode surface and the source and drain diffusion region surfaces exposed, thereby causing a reaction between the titanium film and the gate electrode and the source and drain diffusion regions; And
(6) 티타늄막의 반응되지 않은 부분을 제거하여, 소오스 및 드레인 확산 영역 및 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함한다.(6) removing the unreacted portion of the titanium film to form a self-aligned titanium silicide layer over the source and drain diffusion regions and the gate electrode.
다른 태양에서, 본 발명에 따른 반도체 장치를 제조하는 방법은,In another aspect, a method of manufacturing a semiconductor device according to the present invention,
(1) 실리콘 기판위에 층간 게이트 절연막으로 실리콘 게이트 전극을 형성하는 단계와;(1) forming a silicon gate electrode on the silicon substrate with an interlayer gate insulating film;
(2) 실리콘 기판과 실리콘 게이트 전극의 전체 표면위에 절연막을 증착하여, 질소를 절연막내에 각도를 이루어 이온주입하는 단계와;(2) depositing an insulating film on the entire surface of the silicon substrate and the silicon gate electrode to ion implant nitrogen at an angle into the insulating film;
(3) 실리콘 게이트 전극의 측면위에 질소를 포함한 절연 측벽을 형성하기 위하여, 절연막의 이방성 에칭을 수행하는 단계와;(3) performing anisotropic etching of the insulating film to form an insulating sidewall including nitrogen on the side of the silicon gate electrode;
(4) 실리콘 게이트 전극과 실리콘 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계와;(4) introducing impurities into the silicon gate electrode and the silicon substrate to form source and drain diffusion regions;
(5) 실리콘 게이트 전극 표면과 소오스 및 드레인 확산영역 표면을 노출시킨상태로, 그의 전체 표면위에 티타늄막을 증착한후에, 열처리를 사용하여 티타늄막과, 실리콘 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 초래하는 단계; 및(5) After the titanium film is deposited on the entire surface thereof with the silicon gate electrode surface and the source and drain diffusion regions exposed, the reaction between the titanium film and the silicon gate electrode and the source and drain diffusion regions is carried out using heat treatment. Effecting step; And
(6) 티타늄막의 반응되지 않은 부분을 제거하여 소오스 및 드레인 확산 영역과 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함한다.(6) removing the unreacted portion of the titanium film to form a self-aligned titanium silicide layer over the source and drain diffusion regions and the gate electrode.
또다른 태양에서, 본 발명에 따른 반도체 장치의 제조 방법은,In another aspect, a method of manufacturing a semiconductor device according to the present invention,
(1) 층간 게이트 절연막으로 기판위에 게이트 전극을 형성하는 단계와;(1) forming a gate electrode on the substrate with an interlayer gate insulating film;
(2) 기판과 게이트 전극의 전체 표면위에 제 1 절연막을 증착하고, 게이트 전극의 측면위에 제 1 절연막 측벽을 형성하기 위하여 제 1 절연막을 에칭하는 단계와;(2) depositing a first insulating film over the entire surface of the substrate and the gate electrode, and etching the first insulating film to form a first insulating film sidewall on the side of the gate electrode;
(3) 게이트 전극과 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계와;(3) introducing impurities into the gate electrode and the substrate to form source and drain diffusion regions;
(4) 전체 표면위에 제 2 절연막을 증착하고, 질소를 제 2 절연막내에 각도를 이루어 이온주입하는 단계와;(4) depositing a second insulating film over the entire surface, and ion implanting nitrogen at an angle into the second insulating film;
(5) 게이트 전극의 측면위에 제 1 절연막의 측벽을 따라 질소를 포함하는 제 2 절연 측벽을 형성하기 위하여 제 2 절연막을 에칭하는 단계와;(5) etching the second insulating film to form a second insulating sidewall including nitrogen along the sidewall of the first insulating film on the side of the gate electrode;
(6) 게이트 전극표면과 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그의 전체 표면위에 티타늄막을 증착시키고, 열처리에 의해 티타늄막과, 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 초래하는 단계; 및(6) depositing a titanium film over its entire surface with the gate electrode surface and the source and drain diffusion region surfaces exposed, and causing a reaction between the titanium film and the gate electrode and the source and drain diffusion regions by heat treatment. ; And
(7) 티타늄막의 반응되지 않은 부분을 제거하여, 열처리를 사용하여 소오스 및 드레인 확산 영역과 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함한다.(7) removing the unreacted portion of the titanium film to form a self-aligned titanium silicide layer over the source and drain diffusion regions and the gate electrode using heat treatment.
질소가 절연막으로 주입되는 주입각은 40에서 50도 범위내에 있는 것이 바람직하다.The injection angle at which nitrogen is injected into the insulating film is preferably in the range of 40 to 50 degrees.
본 발명에 따른 반도체 장치는 상기 주지된 제조 방법에 따라서 제조된다.The semiconductor device according to the present invention is manufactured according to the above-mentioned well-known manufacturing method.
본 발명에 따라서, 질소가 절연막내에 각도를 이루어 주입된 후에, 게이트 전극이 형성되고, 절연막이 전체 영역위에 증착된다. 다음으로, 절연막이 이방성 에칭을 사용하여 에칭되고, 게이트 전극의 측벽위에 질소를 포함하는 절연막의 형성이 가능하다. 이런 이유로, 전체 표면과, 게이트 전극 및 소오스 및 드레인 확산 영역을 덮는 티타늄층사이의 반응을 유발하기 위하여 열처리가 수행될 때, 질소는 절연막 측벽과 접촉해 있는 티타늄막으로 내부에 침입한다. 결과적으로, 티타늄 실리사이드의 절연막 측벽위로 뻗어나가는 것은 억제되어, 소오스 및 드레인 확산 영역과 게이트 전극사이의 쇼트 및 누전의 방지가 가능하다.According to the present invention, after nitrogen is injected at an angle into the insulating film, a gate electrode is formed, and the insulating film is deposited over the entire region. Next, the insulating film is etched using anisotropic etching, and it is possible to form an insulating film containing nitrogen on the sidewall of the gate electrode. For this reason, when heat treatment is performed to cause a reaction between the entire surface and the titanium layer covering the gate electrode and the source and drain diffusion regions, nitrogen enters into the titanium film in contact with the insulating film sidewalls. As a result, it is suppressed that it extends over the insulating film sidewall of titanium silicide, and it is possible to prevent short and short circuit between the source and drain diffusion regions and the gate electrode.
본 발명의 실시예가 첨부된 도면을 참조로 하기에 설명된다. 도 1 및 도 2 는 본 발명의 실시예 1 에 따른 MOS 트랜지스터에 대한 주요 제조 단계를 도시한 단면도이다.Embodiments of the present invention are described below with reference to the accompanying drawings. 1 and 2 are cross-sectional views showing the main manufacturing steps for the MOS transistor according to the first embodiment of the present invention.
먼저, 도 1(a) 에 도시된 바와 같이, p 타입 실리콘 기판 (1) 위에 다결정 실리콘 게이트 전극 (3)이 5에서 10 nm 의 두께를 가진 층간 게이트 산화막 (절연막)(2)를 가지고 150에서 300 nm 의 두께로 형성되고, 그후에 CVD 프로세스등이 70에서 150 nm 의 두께로 전체 표면위에 산화막 (절연막)(4)을 증착시키기 위하여 사용된다. 그 다음에, 질소 이온 (51) 은 1 x 1015cm-2이상의 사용량을 각도를 이루어 제공하기 위하여, 5에서 20 keV 의 가속 에너지로 주입된다. 이온 주입각은 40에서 50 도까지의 범위내이며, 바람직하게는 45 도이다. 45 도의 각도로 10 keV 의 가속 에너지로 질소 이온을 주입할 때, 주입된 범위는 거의 15 nm 이며, 산화막 (4) 으로만 주입하는 것이 가능하다.First, as shown in Fig. 1 (a), a polycrystalline silicon gate electrode 3 on a p-type silicon substrate 1 has an interlayer gate oxide film (insulation film) 2 having a thickness of 5 to 10 nm at 150; It is formed to a thickness of 300 nm, and then a CVD process or the like is used to deposit an oxide film (insulation film) 4 on the entire surface to a thickness of 70 to 150 nm. Nitrogen ions 51 are then implanted at an acceleration energy of 5 to 20 keV, to provide at an angle an amount of at least 1 × 10 15 cm −2 . The ion implantation angle is in the range from 40 to 50 degrees, preferably 45 degrees. When implanting nitrogen ions with an acceleration energy of 10 keV at an angle of 45 degrees, the implanted range is almost 15 nm, and only implantation into the oxide film 4 is possible.
다음으로, 이방성 에칭이 도 1(b) 에 도시된 바와 같이, 다결정 실리콘 게이트 전극 (3) 의 측면에서 질소를 포함하는 산화막 측벽 (5)을 형성하기 위하여, 산화막 (4) 에 행해진다. 부가적으로, 30에서 50 keV 의 가속 에너지와 1 에서 5 x 1015cm-2의 사용량으로 비소 이온을 주입한후에, 활성 어니일링은 도 1(c) 에 도시된 바와 같이, n 타입 소오스 및 드레인 확산 영역 (6)을 형성하기위하여 950에서 1050℃ 의 온도에서 10에서 60 초동안 수행된다.Next, anisotropic etching is performed on the oxide film 4 to form the oxide film sidewall 5 containing nitrogen on the side of the polycrystalline silicon gate electrode 3, as shown in Fig. 1B. In addition, after implanting arsenic ions at an acceleration energy of 30 to 50 keV and an amount of 1 to 5 x 10 15 cm −2 , the active annealing is carried out with n-type source and drain, as shown in FIG. It is carried out for 10 to 60 seconds at a temperature of 950 to 1050 ° C. to form the diffusion region 6.
다음으로, 소오스 및 드레인 확산 영역 (6) 의 표면과 플루오르산 처리에 의해 노출된 실리콘 게이트 전극 (3) 의 최상의 표면에서, 티타늄막 (7) 은 도 2(a) 에 도시된 바와 같이, 20에서 40 nm 의 두께로 전체 표면위에 스퍼터링을 사용하여 증착된다. 그 다음에 티타늄막 (7) 과, 소오스 및 드레인 확산 영역 (6) 및 실리콘 게이트 전극 (3) 사이의 반응을 유발시키기 위해 열처리가 수행되어, 티타늄 실리사이드층 (8) 이 도 2(b) 에 도시된 바와 같이, 40에서 80 nm 의 두께로 형성된다.Next, on the surface of the source and drain diffusion regions 6 and the best surface of the silicon gate electrode 3 exposed by the fluoric acid treatment, the titanium film 7 is shown as shown in Fig. 2 (a). Is deposited using sputtering over the entire surface at a thickness of 40 nm. Then, heat treatment is performed to cause a reaction between the titanium film 7 and the source and drain diffusion regions 6 and the silicon gate electrode 3 so that the titanium silicide layer 8 is shown in FIG. 2 (b). As shown, it is formed to a thickness of 40 to 80 nm.
마지막으로, 웨트 에칭에 의해 반응되지 않은 티타늄막 (9)을 제거하기위하여, 예를 들면, 암모니아 및 수소 과산화물의 혼합액내에 넣어진다. 도 2(c) 에 도시된 바와 같이, 그 결과는 티타늄 실리사이드층 (8) 이 소오스 및 드레인 확산 영역 (6) 의 표면 영역과 실리콘 게이트 전극 (3) 의 최상부위에 티타늄 실리사이드층(8) 이 형성되는 것이다.Finally, in order to remove the unreacted titanium film 9 by wet etching, for example, it is placed in a mixed liquid of ammonia and hydrogen peroxide. As shown in Fig. 2 (c), the result is that the titanium silicide layer 8 has a surface area of the source and drain diffusion regions 6 and a titanium silicide layer 8 at the top of the silicon gate electrode 3; It is formed.
본 발명에 따라서, 게이트 전극을 형성하고 그 전체 영역을 산화막으로 덮은 후에, 절연막에는 질소의 이온 주입이 각도를 이루어 행해진다. 그 다음에, 이방성 에칭이 이 산화막에 행해져서, 게이트 전극 (3) 의 측면위에 질소를 포함하는 산화막 측벽 (5) 의 형성이 가능하다. 이런 이유로, 전체 표면을 덮는 티타늄막 (7) 과, 게이트 전극 (3) 과 소오스 및 드레인 확산 영역 (6) 사이의 반응을 유발시키기 위하여 열처리를 사용할 때, 산화막 측벽 (5) 과 접촉하는 티타늄막 (7)으로 질소가 침입한다. 결과적으로, 산화막 측벽 (5) 위로 티타늄 실리사이드가 뻗어나가는 것을 억제할 수 있으며, 소오스 및 드레인 확산 영역 (6) 과 게이트 전극 (3) 사이의 쇼트 및 누전을 방지할 수 있다.According to the present invention, after forming the gate electrode and covering the entire region with an oxide film, ion implantation of nitrogen is performed at an angle to the insulating film. Then, anisotropic etching is performed on this oxide film, and the formation of the oxide film sidewall 5 containing nitrogen on the side surface of the gate electrode 3 is possible. For this reason, when the heat treatment is used to cause a reaction between the titanium film 7 covering the entire surface and the gate electrode 3 and the source and drain diffusion regions 6, the titanium film in contact with the oxide film sidewall 5 Nitrogen intrudes into (7). As a result, it is possible to suppress the titanium silicide from extending over the oxide film sidewall 5, and to prevent short circuits and short circuits between the source and drain diffusion regions 6 and the gate electrode 3.
또한, 산화막 (4) 대신에 질화막을 사용하고, 질소를 포함하는 질화물 측벽을 형성하기 위하여 동일한 방법을 사용하는 것이 가능하다. 이 경우에도 또한, 산화막 측벽을 사용할때와 동일한 효과가 성취된다.It is also possible to use a nitride film instead of the oxide film 4, and to use the same method to form nitride sidewalls containing nitrogen. Also in this case, the same effect as when using the oxide film sidewalls is achieved.
상기에 설명된 바와 같이, 본 발명의 반도체 장치의 실시예중의 하나는 실리콘 기판 (1) 의 표면위에 제공된 절연 게이트막 (2) 과, 층간 게이트 절연막 (2) 이 실리콘 기판 (1) 위에 형성된 다결정 실리콘막 (3) 과, 다결정 실리콘막 (3) 위에 형성된 티타늄 실리사이드막 (8) 과, 절연 게이트막 (2) 과, 다결정 실리콘막 (3) 및 티타늄 실리사이드막의 둘레의 측면들 (3a)을 형성하는 절연 측벽 (5) 과, 실리콘 기판 (1) 위에 형성되는 소오스 영역 및 드레인 영역 (6) 위에 형성된 티타늄 실리사이드막 (8)을 각각 포함하고, 절연 측벽 (5) 은 그 내부에 질소 (51)를 포함한다.As described above, one of the embodiments of the semiconductor device of the present invention is an insulating gate film 2 provided on the surface of the silicon substrate 1 and an interlayer gate insulating film 2 having a polycrystal formed on the silicon substrate 1. A silicon film 3, a titanium silicide film 8 formed on the polycrystalline silicon film 3, an insulating gate film 2, and side surfaces 3a around the polycrystalline silicon film 3 and the titanium silicide film are formed. And an insulating side wall 5 and a titanium silicide film 8 formed on the source region and the drain region 6 formed on the silicon substrate 1, respectively, wherein the insulating side wall 5 has nitrogen 51 therein. It includes.
다음으로, 본 발명의 실시예 2 가 관련 도면을 참조로 설명된다. 도 3에서 도 5 까지는 본 발명의 실시예 2 에 따른 MOS 트랜지스터를 제조하는 주요 제조 프로세스 단계를 도시한 단면도이다.Next, Embodiment 2 of the present invention will be described with reference to the associated drawings. 3 to 5 are cross-sectional views showing the main manufacturing process steps for manufacturing the MOS transistor according to the second embodiment of the present invention.
먼저, 도 3(a) 에 도시된 바와 같이, p 타입 실리콘 기판 (1) 위에, 다결정 실리콘 게이트 전극 (3) 은 5에서 10 nm 의 두께를 가진 층간 게이트 산화막 (3) 내에 150에서 300 nm 의 두께로 형성되고, 그후에 CVD 프로세스등이 35에서 75 nm 의 두께로 전체 표면위에 제 1 산화막 (제 1 절연막) (10)을 증착하기 위하여 사용된다. 그 다음에, 이방성 에칭이 도 3(b) 에 도시된 바와 같이, 다결정 실리콘 게이트 전극 (3) 의 측면위에 제 1 산화막 측벽 (11)을 형성하기 위하여 이 제 1 산화막 (10) 에 행해진다.First, as shown in Fig. 3 (a), on the p-type silicon substrate 1, the polycrystalline silicon gate electrode 3 has a thickness of 150 to 300 nm in the interlayer gate oxide film 3 having a thickness of 5 to 10 nm. Formed to a thickness, and then a CVD process or the like is used to deposit the first oxide film (first insulating film) 10 over the entire surface at a thickness of 35 to 75 nm. Anisotropic etching is then performed on this first oxide film 10 to form the first oxide film sidewall 11 on the side of the polycrystalline silicon gate electrode 3, as shown in Fig. 3B.
다음으로, 이방성 이온이 1에서 5 x 1015cm-2의 사용량을 제공하기 위하여 30에서 50 keV 의 가속 에너지로 주입되고, 그후에 활성화 어니일링이 도 3(c) 에 도시된 바와 같이, n 타입 소오스 및 드레인 확산 영역 (6)을 형성하기 위하여, 950에서 1050℃ 의 온도에서 10에서 60초동안 행해진다.Next, anisotropic ions are implanted at an acceleration energy of 30 to 50 keV to provide an amount of 1 to 5 x 10 15 cm -2 , and then activation annealing is shown in Figure 3 (c), type n To form the source and drain diffusion regions 6, it is carried out for 10 to 60 seconds at a temperature of 950 to 1050 ° C.
그 다음에, CVD 방법등이 도 4(a) 에 도시된 바와 같이, 전체 표면위에 35에서 75 nm 의 두께로 제 2 산화막 (제 2 절연막) (12) 을 증착시키기 위해 사용되고, 질소 이온이 1 x 1015cm-2의 사용량을 제공하기위하여 5에서 20 keV 의 가속 에너지로 주입된다. 주입각은 40 도 및 50 도사이이며, 바람직하게는 45 도이다. 45 도의 각도에서 10 keV 의 가속 에너지로 질소 이온은 주입할 때, 투입되는 범위는 거의 15 nm 이며, 제 2 산화막 (12) 으로만 주입하는 것이 가능하다.Then, a CVD method or the like is used to deposit the second oxide film (second insulating film) 12 on the whole surface at a thickness of 35 to 75 nm, as shown in Fig. 4 (a), and nitrogen ion is 1 It is injected with an acceleration energy of 5 to 20 keV to provide a usage of x 10 15 cm -2 . The injection angle is between 40 degrees and 50 degrees, preferably 45 degrees. When nitrogen ions are implanted at an acceleration energy of 10 keV at an angle of 45 degrees, the injected range is almost 15 nm, and only the second oxide film 12 can be implanted.
다음으로, 이방성 에칭은 다결정 실리콘 게이트 전극 (3) 의 측면위에, 제 1 산화막 측벽 (11)을 따라서 질소를 포함한 제 2 산화물 측벽 (13)을 형성하기 위하여 제 2 산화막 (12)에 행해진다.Next, anisotropic etching is performed on the second oxide film 12 to form the second oxide sidewall 13 including nitrogen along the first oxide film sidewall 11 on the side surface of the polycrystalline silicon gate electrode 3.
그 다음에, 소오스 및 드레인 확산 영역 (6) 의 표면과 플루오르산 처리에 의해 노출된 실리콘 게이트 전극 (3) 의 최상부의 표면에서, 티타늄막 (7) 은 전체 표면위에 스퍼터링을 사용하여 도 4(c) 에 도시된 바와 같이, 20에서 40 nm 의 두께로 증착된다. 그 다음에, 티타늄막 (7) 과, 소오스 및 드레인 확산 영역 (6) 및 실리콘 게이트 전극 (3) 사이의 반응을 유발시키기 위하여 열처리가 행해지고, 티타늄 실리사이드층 (8) 이 도 5(a) 에 도시된 바와 같이, 40에서 80 nm 의 두께로 형성된다.Next, on the surface of the source and drain diffusion regions 6 and the top surface of the silicon gate electrode 3 exposed by the fluoric acid treatment, the titanium film 7 was sputtered over the entire surface of FIG. As shown in c), it is deposited to a thickness of 20 to 40 nm. Then, heat treatment is performed to cause a reaction between the titanium film 7, the source and drain diffusion regions 6, and the silicon gate electrode 3, and the titanium silicide layer 8 is shown in Fig. 5A. As shown, it is formed to a thickness of 40 to 80 nm.
마지막으로, 웨트 에칭에 의해 반응되지 않은 티타늄막을 제거하기 위하여, 예를 들면, 암모니아 및 수소 과산화물의 혼합액내에 넣어진다. 도 5(b) 에 도시된 바와 같이, 그 결과는 티타늄 실리사이드층 (8) 이 소오스 및 드레인 확산 영역 (6)의 표면 영역과 실리콘 게이트 전극 (3) 의 최상부위에 형성되는 것이다.Finally, in order to remove the unreacted titanium film by wet etching, for example, it is placed in a mixed liquid of ammonia and hydrogen peroxide. As shown in Fig. 5 (b), the result is that a titanium silicide layer 8 is formed on the surface region of the source and drain diffusion regions 6 and on top of the silicon gate electrode 3.
본 발명의 실시예 2에서, 소오스 및 드레인 확산 영역을 형성하려는 목적의 활성화 어니일링이 행해지고, 질소를 포함한 제 2 산화막 측벽의 형성이 이어지기때문에, 질소의 외부로의 확산을 초래하는 활성화의 위험은 없으므로, 산화막 측벽위로 티타늄 실리사이드가 뻗어오르는 것을 억제하는 효과를 증대시킬 수 있다.In Embodiment 2 of the present invention, since activation annealing for the purpose of forming source and drain diffusion regions is performed, and the formation of the second oxide film sidewall including nitrogen is followed, the risk of activation resulting in diffusion of nitrogen to the outside Since there is no, the effect of suppressing the stretching of titanium silicide on the oxide film sidewall can be increased.
상기에 설명된 바와 같이, 본 발명의 반도체 장치의 다른 실시예는, 실리콘 기판 (1) 의 표면위에 제공된 절연 게이트막 (2)과, 층간 게이트 절연막 (2) 이 실리콘 기판 (1) 위에 형성된 다결정 실리콘막 (3) 과, 다결정 실리콘막 (3) 위에 형성된 티타늄 실리사이드막 (8) 과, 절연 게이트막 (2) 과 다결정 실리콘막 (3) 및 티타늄 실리사이드막 (8) 의 둘레의 측면들 (3a)을 형성하는 제 1 절연 측벽 (11) 과, 실리콘 기판 (1) 위에 각각 형성된 소오스 영역 및 드레인 영역 (6) 위에 형성된 티타늄 실리사이드 막 (8)을 각각 포함하며, 제 2 절연 측벽 (13) 은 제 1 절연 측벽 (11)을 둘러싸도록 형성되며 내부에 질소를 포함한다.As described above, in another embodiment of the semiconductor device of the present invention, an insulating gate film 2 provided on the surface of the silicon substrate 1 and an interlayer gate insulating film 2 are formed of a polycrystal on the silicon substrate 1. Peripheral side surfaces 3a of the silicon film 3, the titanium silicide film 8 formed on the polycrystalline silicon film 3, the insulating gate film 2, the polycrystalline silicon film 3 and the titanium silicide film 8 ) And a titanium silicide film (8) formed on the source and drain regions (6) formed on the silicon substrate (1), respectively, and the second insulating sidewall (13) It is formed to surround the first insulating side wall 11 and contains nitrogen therein.
상기에 설명된 바와 같이, 본 발명에 따라서, 전체 표면위에 절연막을 증착한 후에, 이온 주입이 절연막내에 각도를 이루어 수행되기 때문에, 전체 표면을 덮는 티타늄막과 소오스 및 드레인 확산 영역사이의 반응을 유발시키기 위하여, 열처리를 사용할 때, 티타늄 실리사이드층을 형성하기 위하여, 절연막 측벽내에 주입되는 질소에 의해 초래되는 티타늄막내부로부터의 질산화의 진행이 있기 때문에, 절연막 측벽위로 티타늄 실리사이드가 뻗어나가는 것을 억제할 수 있다. 그러므로, 소오스 및 드레인 확산 영역과 게이트 전극사이의 쇼트 및 누전이 방지된다.As described above, according to the present invention, after depositing an insulating film over the entire surface, since ion implantation is performed at an angle within the insulating film, a reaction between the titanium film covering the entire surface and the source and drain diffusion regions is caused. In order to form the titanium silicide layer, since the progress of nitrification from the inside of the titanium film caused by the nitrogen injected into the insulating film sidewall when forming the titanium silicide layer, the expansion of the titanium silicide over the sidewall of the insulating film can be suppressed. have. Therefore, short and short circuit between the source and drain diffusion regions and the gate electrode are prevented.
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Families Citing this family (4)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |