KR100400305B1 - Method for manufacturing CMOS - Google Patents
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Abstract
본 발명은 CMOS의 제조 방법에 관한 것으로, 특히 PMOS를 포함한 전면에 인(P) 이온을 주입한 후 상기 PMOS에 붕소(B) 또는 BF2를 주입하므로, MOS 영역의 다결정 실리콘층의 결정립 크기가 NMOS 영역의 다결정 실리콘층의 결정립 크기만큼 커져 그 상측의 CoSi2층도 결정립 크기가 커지므로 결정립간의 공간이 작아 후속 공정에서 발생되는 유입산소량이 감소하고 상기 CoSi2층의 결정립 유동성이 작아 PMOS의 열적 안정성을 향상시키고 또한 PMOS 영역의 CoSi2층의 결정립 크기가 NMOS 영역의 CoSi2층의 결정립 크기만큼 커지므로 CoSi2층의 끊어짐 현상을 방지하여 CoSi2층의 면저항 증가를 방지하고 접합 누설 전류의 발생을 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a CMOS, and in particular, since phosphorus (P) ions are implanted into a front surface including a PMOS, and boron (B) or BF 2 is implanted into the PMOS. As the grain size of the polycrystalline silicon layer in the NMOS region increases and the grain size of the upper CoSi 2 layer also increases, the space between grains is small, so that the amount of oxygen introduced in the subsequent process is reduced and the grain fluidity of the CoSi 2 layer is small so that the thermal conductivity of the PMOS is small. improve reliability and also because the grain size of the CoSi 2 layer of the PMOS region becomes larger as the grain size of the CoSi 2 layer of the NMOS region by preventing broken phenomenon of CoSi 2 layers prevent the sheet resistance increase of the CoSi 2 layer and the occurrence of junction leakage current There is a feature to improve the yield and reliability of the device by preventing the.
Description
본 발명은 CMOS의 제조 방법에 관한 것으로, 특히 PMOS를 포함한 전면에인(P) 이온을 주입한 후 상기 PMOS에 붕소(B) 또는 BF2를 주입하여 소자의 수율 및 신뢰성을 향상시키는 CMOS의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a CMOS. In particular, after implanting phosphorus (P) ions into a front surface including a PMOS, boron (B) or BF 2 is implanted into the PMOS to improve the yield and reliability of the device. It is about a method.
종래의 CMOS 제조 방법은 도 1a에서와 같이, 반도체 기판(11) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브-인(Drive-in) 공정을 통해 p형 웰(12)과 n형 웰(13)을 형성한다.In the conventional CMOS fabrication method, as shown in FIG. 1A, impurities are selectively implanted into a predetermined region in the surface of the semiconductor substrate 11 by using an ion implantation process, and a p-type well through a drive-in process. 12 and n-type well 13 are formed.
그리고, 상기 반도체 기판(11)상의 격리 영역에 소자분리 산화막(14)을 형성한다.The device isolation oxide film 14 is formed in an isolation region on the semiconductor substrate 11.
이어, 상기 반도체 기판(11) 상에 열 산화 공정으로 제 1 산화막(15a)을 성장시킨 후, 상기 제 1 산화막(15a) 상에 도핑(Doping)되지 않는 다결정 실리콘층(16a)을 형성한다.Subsequently, after the first oxide film 15a is grown on the semiconductor substrate 11 by a thermal oxidation process, an undoped polycrystalline silicon layer 16a is formed on the first oxide film 15a.
도 1b에서와 같이, 상기 다결정 실리콘층(16a) 상에 제 1 감광막(17)을 도포한 후, 상기 제 1 감광막(17)을 상기 p형 웰(12) 상측에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 1B, after the first photosensitive film 17 is applied onto the polycrystalline silicon layer 16a, the first photosensitive film 17 is selectively exposed and developed to be removed only above the p-type well 12. do.
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(17)을 마스크로 사용하여 상기 다결정 실리콘층(16a)에 인(P) 이온을 주입한다.Thereafter, phosphorus (P) ions are implanted into the polycrystalline silicon layer 16a using the selectively exposed and developed first photosensitive film 17 as a mask.
여기서, 상기 인(P) 이온은 다결정 실리콘층의 결정립 크기를 크게 하는 성질이 있다.Here, the phosphorus (P) ions have a property of increasing the grain size of the polycrystalline silicon layer.
도 1c에서와 같이, 상기 제 1 감광막(17)을 제거하고, 상기 다결정 실리콘층(16a) 상에 제 2 감광막(도시하지 않음)을 도포한다.As shown in FIG. 1C, the first photosensitive film 17 is removed, and a second photosensitive film (not shown) is coated on the polycrystalline silicon layer 16a.
그리고, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘층(16a)과 제 1 산화막(15a)을 선택 식각하여 게이트 산화막(15)과 게이트 전극(16)을 형성한다.After selectively exposing and developing the second photoresist film so as to remain only at the portion where the gate electrode is to be formed, the polycrystalline silicon layer 16a and the first oxide film 15a are formed using the selectively exposed and developed second photoresist film as a mask. Is selectively etched to form the gate oxide film 15 and the gate electrode 16.
도 1d에서와 같이, 상기 제 2 감광막을 제거한 후, 상기 게이트 전극(16)을 포함한 전면에 제 3 감광막(도시하지 않음)을 도포한 후, 상기 제 3 감광막을 상기 n형 웰(13)의 상부에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1D, after the second photoresist film is removed, a third photoresist film (not shown) is applied to the entire surface including the gate electrode 16, and then the third photoresist film is removed from the n-type well 13. It is selectively exposed and developed to remain only on the top.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(16) 양측의 p형 웰(12) 표면내에 저농도 n형 불순물 영역(18)을 형성하고 상기 제 4 감광막을 제거한다.Since the selectively exposed and developed third photoresist film is used as a mask, a low concentration of n-type impurity ions is implanted and a drive-in process is performed, so that a low concentration is formed in the surface of the p-type well 12 on both sides of the gate electrode 16. An n-type impurity region 18 is formed and the fourth photosensitive film is removed.
이어, 전면에 제 5 감광막(도시하지 않음)을 도포하고, 상기 제 5 감광막을 p형 웰(12)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(16) 양측의 n형 웰(13) 표면내에 저농도 p형 불순물 영역(19)을 형성하고 상기 제 5 감광막을 제거한다.Subsequently, a fifth photoresist film (not shown) is applied to the entire surface, and the fifth photoresist film is selectively exposed and developed so that only the upper portion of the p-type well 12 remains, and then the selectively exposed and developed fifth photoresist film is applied. A low concentration p-type impurity region 19 is formed in the surface of the n-type well 13 on both sides of the gate electrode 16 to form a low concentration p-type impurity ion by using as a mask. Remove the photoresist.
그리고, 상기 게이트 전극(16)을 포함한 전면에 질화막을 형성하고, 에치백(Etch Back)하여 상기 게이트 산화막(15)과 게이트 전극(16) 양측의 반도체 기판(11)상에 질화막 스페이서(20)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 16 and etched back to form the nitride spacer 20 on the semiconductor substrate 11 on both sides of the gate oxide film 15 and the gate electrode 16. To form.
그후, 상기 질화막 스페이서(20)를 포함한 전면에 제 6 감광막(도시하지 않음)을 도포하고, 상기 n형 웰(13) 상부에만 제 6 감광막이 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(20)를 포함한 게이트 전극(16) 양측의 p형 웰(12) 표면내에 고농도 n형 불순물 영역(21)을 형성한 다음, 상기 제 6 감광막을 제거한다.Thereafter, a sixth photosensitive film (not shown) is applied to the entire surface including the nitride film spacer 20, and selectively exposed and developed so that the sixth photosensitive film remains only on the n-type well 13, and then the selective exposure. And a high concentration of n-type impurity ions are implanted and drive-in by using the developed sixth photosensitive film as a mask, so that a high concentration is formed in the surface of the p-type well 12 on both sides of the gate electrode 16 including the nitride spacer 20. After the n-type impurity region 21 is formed, the sixth photosensitive film is removed.
그리고, 전면에 제 7 감광막(도시하지 않음)을 도포하고, 상기 제 7 감광막을 상기 p형 웰(12)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(20)를 포함한 게이트 전극(16) 양측의 n형 웰(13) 표면내에 고농도 p형 불순물 영역(22)을 형성한 다음, 상기 제 7 감광막을 제거한다.Then, a seventh photosensitive film (not shown) is coated on the entire surface, and the seventh photosensitive film is selectively exposed and developed to remain only above the p-type well 12, and then the selectively exposed and developed seventh photosensitive film is applied. Since a high concentration p-type impurity ion is implanted and drive-in using a mask, the high concentration p-type impurity region 22 is formed in the n-type well 13 surface on both sides of the gate electrode 16 including the nitride spacer 20. After forming the film, the seventh photosensitive film is removed.
여기서, 상기 p형 웰(12) 표면내에 저농도 및 고농도 n형 불순물 영역(18,21)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n형 웰(13) 표면내에 저농도 및 고농도 p형 불순물 영역(19,22)의 형성으로 p형 소오스/드레인 영역을 형성한다.Here, the n-type source / drain regions are formed by the formation of the low concentration and high concentration n-type impurity regions 18 and 21 in the surface of the p-type well 12, and the low concentration and high concentration p-type in the surface of the n-type well 13 The impurity regions 19 and 22 are formed to form a p-type source / drain region.
이어, 상기 게이트 전극(16)을 포함한 전면에 코발트(Cobalt)와 티타늄(Titanium)이 적층된 금속층을 형성하고, 전면을 N2분위기 하에 RTP(Rapid Thermal Process) 공정을 진행하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(16)과 소오스/드레인 영역의 표면에 CoSi2층(23)을 발생시킨 후, 상기 금속층을 제거한다.Subsequently, a metal layer in which cobalt and titanium are stacked is formed on the front surface including the gate electrode 16, and the metal layer and silicon are formed when the front surface is subjected to a rapid thermal process (RTP) process under an N 2 atmosphere. After the reaction to generate a CoSi 2 layer 23 on the surface of the gate electrode 16 and the source / drain regions, the metal layer is removed.
종래의 CMOS의 제조 방법은 PMOS 영역의 다결정 실리콘층에 인(P) 이온을 주입하지 않기 때문에 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.In the conventional CMOS manufacturing method, since phosphorus (P) ions are not implanted into the polycrystalline silicon layer in the PMOS region, the yield and reliability of the device are deteriorated due to the following reasons.
첫째, PMOS 영역의 다결정 실리콘층의 결정립 크기가 NMOS 영역의 다결정 실리콘층의 결정립 크기보다 작아 그 상측의 CoSi2층도 결정립 크기가 작으므로 결정립간의 공간이 넓어 후속 공정에서 발생되는 유입산소량이 증가하고 상기 CoSi2층의 결정립 유동성이 커 PMOS의 열적 안정성이 저하된다.First, since the grain size of the polycrystalline silicon layer in the PMOS region is smaller than the grain size of the polycrystalline silicon layer in the NMOS region, the grain size of the CoSi 2 layer on the upper side is also small, so that the space between grains increases and the amount of oxygen introduced in the subsequent process increases. Grain fluidity of the CoSi 2 layer is large, and thermal stability of the PMOS is lowered.
둘째, PMOS 영역의 CoSi2층의 결정립 크기가 NMOS 영역의 CoSi2층의 결정립 크기보다 작으므로 그 상측의 CoSi2층도 결정립 크기가 작아 후속 공정에서 형성된 CoSi2층이 후속 열처리 공정의 영향을 받아 끊어지므로 CoSi2층의 면저항이 증가하고 접합 누설 전류가 발생된다.Second, CoSi 2 layer is also grain size, the grain size of the CoSi 2 layer of the PMOS region is smaller than the grain size of the CoSi 2 layer of the NMOS region CoSi 2 layer at the image side smaller formed in a subsequent process under the influence of the subsequent heat treatment step Breaking increases the sheet resistance of the CoSi 2 layer and generates a junction leakage current.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 PMOS를 포함한 전면에 인(P) 이온을 주입한 후 상기 PMOS에 붕소(B) 또는 BF2를 주입하므로 MOS 영역의 다결정 실리콘층의 결정립 크기가 NMOS 영역의 다결정 실리콘층의 결정립 크기만큼 커져 그 상측의 CoSi2층도 결정립 크기가 커지므로 PMOS의 열적 안정성을 향상시키고 또한 상기 CoSi2층의 끊어짐 현상을 방지하여 CoSi2층의 면저항 증가를 방지하고 접합 누설 전류의 발생을 방지하는 CMOS의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and since the implantation of phosphorus (P) ions on the front surface including the PMOS and the implantation of boron (B) or BF 2 into the PMOS, the grain size of the polycrystalline silicon layer of the MOS region is Since polycrystalline increases as the grain size of the silicon layer CoSi 2 layer at the upper side of the NMOS regions also increase the grain size improves the thermal stability of the PMOS and also to prevent the broken development of the CoSi 2 layer prevents the sheet resistance increase of the CoSi 2 layer, It is an object of the present invention to provide a method for manufacturing a CMOS that prevents generation of a junction leakage current.
도 1a 내지 도 1d는 종래 기술에 따른 CMOS의 제조 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a CMOS according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 CMOS의 제조 방법을 나타낸 공정 단면도2A to 2D are cross-sectional views illustrating a method of manufacturing a CMOS according to an exemplary embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 31 : 반도체 기판 12, 32 : p형 웰11, 31: semiconductor substrate 12, 32: p-type well
13, 33 : n형 웰 14, 34 : 소자분리 산화막13, 33: n-type well 14, 34: device isolation oxide film
15, 35 : 게이트 산화막 16, 36 : 게이트 전극15, 35: gate oxide film 16, 36: gate electrode
17, 37 : 제 1 감광막 18, 38 : 저농도 n형 불순물 영역17, 37: First photosensitive film 18, 38: Low concentration n-type impurity region
19, 39 : 저농도 p형 불순물 영역 20, 40 : 질화막 측벽19, 39: low concentration p-type impurity region 20, 40: nitride film sidewall
21, 41 : 고농도 n형 불순물 영역 22, 42 : 고농도 p형 불순물 영역21, 41: high concentration n-type impurity region 22, 42: high concentration p-type impurity region
23, 43 : 실리사이드층23, 43: silicide layer
본 발명의 CMOS의 제조 방법은 p형 웰과 n형 웰이 표면내에 형성된 기판을 마련하는 단계, 상기 기판상에 제 1 절연막과 도전층을 형성하는 단계, 전면에 인(P) 이온을 주입하는 단계, 상기 n형 웰 상의 도전층에 p형 불순물 이온을 주입하는 단계, 상기 도전층과 제 1 절연막을 선택 식각하여 상기 p형 웰과 n형 웰 상에 각각 게이트 절연막을 개재한 게이트 전극을 형성하는 단계, 상기 각 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계, 상기 게이트 전극 양측의 p형 웰 표면내에 n형 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측의 n형 웰 표면내에 p형 불순물 영역을 형성하는 단계 및 상기 n형 불순물 영역, p형 불순물 영역 및 게이트 전극의 표면에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a CMOS of the present invention comprises the steps of: providing a substrate having a p-type well and an n-type well formed on its surface, forming a first insulating film and a conductive layer on the substrate, and implanting phosphorus (P) ions into the entire surface Step, implanting p-type impurity ions into the conductive layer on the n-type well, selectively etching the conductive layer and the first insulating film to form a gate electrode through the gate insulating film on the p-type well and the n-type well, respectively Forming an insulating film spacer on each sidewall of the gate electrode, forming an n-type impurity region in the p-type well surface on both sides of the gate electrode, and forming a p-type impurity region in the n-type well surface on both sides of the gate electrode. And forming a silicide layer on surfaces of the n-type impurity region, the p-type impurity region, and the gate electrode.
상기와 같은 본 발명에 따른 CMOS의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of a method for manufacturing a CMOS according to the present invention as follows.
본 발명의 실시 예에 따른 CMOS의 제조 방법은 도 2a에서와 같이, 반도체 기판(31) 표면내의 소정 영역에 이온 주입 공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브-인 공정을 통해 p형 웰(32)과 n형 웰(33)을 형성한다.In the method of manufacturing a CMOS according to an exemplary embodiment of the present invention, as shown in FIG. 2A, impurities are selectively implanted into a predetermined region in the surface of the semiconductor substrate 31 using an ion implantation process and the like, and a p-type through a drive-in process. The well 32 and the n-type well 33 are formed.
그리고, 상기 반도체 기판(31)상의 격리 영역에 소자분리 산화막(34)을 형성한다.In addition, an isolation oxide layer 34 is formed in an isolation region on the semiconductor substrate 31.
이어, 상기 반도체 기판(31) 상에 열 산화 공정으로 제 1 산화막(35a)을 성장시킨 후, 상기 제 1 산화막(35a) 상에 도핑되지 않는 다결정 실리콘층(36a)을 형성한다.Subsequently, after the first oxide film 35a is grown on the semiconductor substrate 31 by a thermal oxidation process, an undoped polycrystalline silicon layer 36a is formed on the first oxide film 35a.
그 후, 상기 다결정 실리콘층(36a)에 인(P) 이온을 주입한다.Thereafter, phosphorus (P) ions are implanted into the polycrystalline silicon layer 36a.
여기서, 상기 인(P) 이온은 다결정 실리콘층의 결정립 크기를 크게 하는 성질이 있다.Here, the phosphorus (P) ions have a property of increasing the grain size of the polycrystalline silicon layer.
도 2b에서와 같이, 상기 다결정 실리콘층(36a) 상에 제 1 감광막(37)을 도포한 후, 상기 제 1 감광막(37)을 상기 p형 웰(32) 상측에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2B, after the first photosensitive film 37 is coated on the polycrystalline silicon layer 36a, the first photosensitive film 37 is selectively exposed and developed so as to remain only above the p-type well 32. .
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(37)을 마스크로 사용하여 상기 다결정 실리콘층(16a)에 붕소(B) 또는 BF2이온을 주입한다.Thereafter, boron (B) or BF 2 ions are implanted into the polycrystalline silicon layer 16a using the selectively exposed and developed first photosensitive film 37 as a mask.
도 2c에서와 같이, 상기 제 1 감광막(37)을 제거하고, 전면을 열처리한다.As shown in FIG. 2C, the first photosensitive film 37 is removed and the entire surface is heat-treated.
여기서, 상기 열처리 공정은 급속열처리 장비를 사용하여 800 ∼ 1000℃에서 10 ∼ 30초 동안 진행한다.Here, the heat treatment process is performed for 10 to 30 seconds at 800 ~ 1000 ℃ using a rapid heat treatment equipment.
그리고, 상기 다결정 실리콘층(36a) 상에 제 2 감광막(도시하지 않음)을 도포하고, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘층(36a)과 제 1 산화막(35a)을 선택 식각하여 게이트 산화막(35)과 게이트 전극(36)을 형성한다.After applying a second photoresist film (not shown) on the polycrystalline silicon layer 36a and selectively exposing and developing the second photoresist film so as to remain only at a portion where a gate electrode is to be formed, the selective exposure and development The gate oxide layer 35 and the gate electrode 36 are formed by selectively etching the polycrystalline silicon layer 36a and the first oxide layer 35a using the second photosensitive layer as a mask.
도 2d에서와 같이, 상기 제 2 감광막을 제거한 후, 상기 게이트 전극(36)을 포함한 전면에 제 3 감광막(도시하지 않음)을 도포한 후, 상기 제 3 감광막을 상기 n형 웰(33)의 상부에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2D, after the second photoresist film is removed, a third photoresist film (not shown) is applied to the entire surface including the gate electrode 36, and then the third photoresist film is removed from the n-type well 33. It is selectively exposed and developed to remain only on the top.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 저농도의 n형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(36) 양측의 p형 웰(32) 표면내에 저농도 n형 불순물 영역(38)을 형성하고 상기 제 4 감광막을 제거한다.Since the selectively exposed and developed third photoresist film is used as a mask, a low concentration of n-type impurity ions is implanted and a drive-in process is performed, so that a low concentration is formed in the surface of the p-type well 32 on both sides of the gate electrode 36. An n-type impurity region 38 is formed and the fourth photosensitive film is removed.
이어, 전면에 제 5 감광막(도시하지 않음)을 도포하고, 상기 제 5 감광막을 p형 웰(32)의 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 저농도의 p형 불순물 이온의 주입 및 드라이브-인 공정을 실시하므로 상기 게이트 전극(36) 양측의 n형 웰(33) 표면내에 저농도 p형 불순물 영역(39)을 형성하고 상기 제 5 감광막을 제거한다.Subsequently, a fifth photoresist film (not shown) is applied to the entire surface, and the fifth photoresist film is selectively exposed and developed so that only the upper portion of the p-type well 32 remains, and then the selectively exposed and developed fifth photoresist film is applied. A low concentration p-type impurity region 39 is formed in the surface of the n-type well 33 on both sides of the gate electrode 36 to form a low concentration p-type impurity ion using a mask. Remove the photoresist.
그리고, 상기 게이트 전극(36)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 게이트 산화막(35)과 게이트 전극(36) 양측의 반도체 기판(31)상에 질화막 스페이서(40)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 36 and etched back to form the nitride film spacer 40 on the gate oxide film 35 and the semiconductor substrate 31 on both sides of the gate electrode 36.
그후, 상기 질화막 스페이서(40)를 포함한 전면에 제 6 감광막(도시하지 않음)을 도포하고, 상기 n형 웰(33) 상부에만 제 6 감광막이 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(40)를 포함한 게이트 전극(36) 양측의 p형 웰(32) 표면내에 고농도 n형 불순물 영역(41)을 형성한 다음, 상기 제 6 감광막을 제거한다.Thereafter, a sixth photosensitive film (not shown) is applied to the entire surface including the nitride film spacer 40, and selectively exposed and developed such that the sixth photosensitive film remains only on the n-type well 33, and then the selective exposure. And a high concentration of n-type impurity ions are implanted and drive-in using the developed sixth photosensitive film as a mask, so that a high concentration is formed in the surface of the p-type well 32 on both sides of the gate electrode 36 including the nitride spacer 40. After the n-type impurity region 41 is formed, the sixth photosensitive film is removed.
그리고, 전면에 제 7 감광막(도시하지 않음)을 도포하고, 상기 제 7 감광막을 상기 p형 웰(32)상부에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 및 드라이브-인 공정을 실시하므로 상기 질화막 스페이서(40)를 포함한 게이트 전극(36) 양측의 n형 웰(33) 표면내에 고농도 p형 불순물 영역(42)을 형성한 다음, 상기 제 7 감광막을 제거한다.Then, a seventh photosensitive film (not shown) is coated on the entire surface, and the seventh photosensitive film is selectively exposed and developed so that the seventh photosensitive film remains only on the upper portion of the p-type well 32, and then the selectively exposed and developed seventh photosensitive film is applied. Since a high concentration of p-type impurity ions is implanted and drive-in using a mask, a high concentration of p-type impurity region 42 is formed in the surface of n-type well 33 on both sides of gate electrode 36 including nitride film spacer 40. After forming the film, the seventh photosensitive film is removed.
여기서, 상기 드라이브-안 공정은 급속열처리 장비를 사용하여 950 ∼ 1040℃의 온도와 질소 분위기에서 10 ∼ 30초 동안 진행한다.Here, the drive-in process is performed for 10 to 30 seconds at a temperature of 950 ~ 1040 ℃ and nitrogen atmosphere using a rapid heat treatment equipment.
상기 p형 웰(32) 표면내에 저농도 및 고농도 n형 불순물 영역(38,41)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n형 웰(33) 표면내에 저농도 및 고농도 p형 불순물 영역(39,42)의 형성으로 p형 소오스/드레인 영역을 형성한다.N-type source / drain regions are formed by forming low and high concentration n-type impurity regions 38 and 41 in the surface of the p-type well 32, and low and high concentration p-type impurity regions in the surface of the n-type well 33 Formation of (39,42) forms a p-type source / drain region.
이어, 전면에 세정 공정을 한 다음, 상기 게이트 전극(36)을 포함한 전면에 코발트와 티타늄이 적층된 금속층을 형성하고, 전면을 N2분위기 하에 RTP 공정을 진행하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(36)과 소오스/드레인 영역의 표면에 CoSi2층(43)을 발생시킨 후, 상기 금속층을 제거한다.Subsequently, after the cleaning process is performed on the entire surface, a metal layer in which cobalt and titanium are stacked is formed on the front surface including the gate electrode 36. When the front surface is subjected to the RTP process under an N 2 atmosphere, the metal layer and silicon react. After the CoSi 2 layer 43 is generated on the surfaces of the gate electrode 36 and the source / drain regions, the metal layer is removed.
여기서, 상기 세정 공정은 HF : HO의 비가 1 : 90 ∼ 110인 용액을 사용하여 진행한다.Here, the washing process proceeds using a solution in which the ratio of HF: HO is 1:90 to 110.
또한, 상기 금속층을 200 ∼ 400℃온도의 진공 분위기 하에 물리 증착 장비를 사용하여 10 ∼ 50초 동안 진행하므로 120 ∼ 270Å의 두께로 형성한다.In addition, the metal layer is formed in a vacuum of 200 to 400 ℃ temperature for 10 to 50 seconds by using a physical vapor deposition equipment to form a thickness of 120 to 270 Å.
본 발명의 CMOS의 제조 방법은 PMOS를 포함한 전면에 인(P) 이온을 주입한 후 상기 PMOS에 붕소(B) 또는 BF2를 주입하므로 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of manufacturing CMOS according to the present invention, since phosphorus (P) ions are implanted into the front surface including the PMOS, boron (B) or BF 2 is implanted into the PMOS, thereby improving the yield and reliability of the device for the following reasons. There is.
첫째, PMOS 영역의 다결정 실리콘층의 결정립 크기가 NMOS 영역의 다결정 실리콘층의 결정립 크기만큼 커져 그 상측의 CoSi2층도 결정립 크기가 커지므로 결정립간의 공간이 작아 후속 공정에서 발생되는 유입산소량이 감소하고 상기 CoSi2층의 결정립 유동성이 작아 PMOS의 열적 안정성을 향상시킨다.First, since the grain size of the polycrystalline silicon layer in the PMOS region is increased by the grain size of the polycrystalline silicon layer in the NMOS region, the grain size of CoSi 2 layer on the upper side is also increased, so that the space between grains is small and the amount of inflow oxygen generated in subsequent processes is Grain fluidity of the CoSi 2 layer is small to improve the thermal stability of the PMOS.
둘째, PMOS 영역의 CoSi2층의 결정립 크기가 NMOS 영역의 CoSi2층의 결정립 크기만큼 커지므로 CoSi2층의 끊어짐 현상을 방지하여 CoSi2층의 면저항 증가를 방지하고 접합 누설 전류의 발생을 방지한다.Second, since the grain size of the CoSi 2 layer of the PMOS region it becomes larger as the grain size of the CoSi 2 layer of the NMOS region by preventing broken phenomenon of CoSi 2 layer prevents the sheet resistance increase of the CoSi 2 layer and to prevent the occurrence of junction leakage current .
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2000-0083801A KR100400305B1 (en) | 2000-12-28 | 2000-12-28 | Method for manufacturing CMOS |
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| KR10-2000-0083801A KR100400305B1 (en) | 2000-12-28 | 2000-12-28 | Method for manufacturing CMOS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020054638A KR20020054638A (en) | 2002-07-08 |
| KR100400305B1 true KR100400305B1 (en) | 2003-10-01 |
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| KR10-2000-0083801A KR100400305B1 (en) | 2000-12-28 | 2000-12-28 | Method for manufacturing CMOS |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100400305B1 (en) |
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