KR100433054B1 - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 반도체 기판에 다결정 실리콘층의 게이트 전극과 소오스/드레인을 형성시키고, 상기 게이트 전극을 플라즈마 처리시킴으로써 상기 게이트 전극의 일정 깊이에 질소를 확산시키고, 상기 게이트 전극 및 상기 소오스/드레인 상에 코발트층을 적층시키고, 상기 코발트층을 열처리공정에 의해 상기 게이트 전극과 상기 소오스/드레인에 코발트 실리사이드층을 형성시킨다. 상기 게이트 전극을 상기 코발트층의 스퍼터링장치의 전처리 챔버를 이용하여 질소 가스 분위기 또는 질소 가스 및 알곤 가스의 혼합 가스 분위기에서 플라즈마 처리한다.The present invention provides a method for manufacturing a semiconductor device. The present invention forms a gate electrode and a source / drain of a polycrystalline silicon layer on a semiconductor substrate, diffuses nitrogen to a predetermined depth of the gate electrode by plasma treating the gate electrode, and cobalt on the gate electrode and the source / drain. The layer is laminated, and a cobalt silicide layer is formed on the gate electrode and the source / drain by heat treatment of the cobalt layer. The gate electrode is plasma-treated in a nitrogen gas atmosphere or a mixed gas atmosphere of nitrogen gas and argon gas by using a pretreatment chamber of the cobalt layer sputtering apparatus.
따라서, 본 발명은 상기 플라즈마 처리에 의해 상기 게이트 전극 상의 자연 산화막을 제거시킴으로써 상기 코발트 실리사이드층의 응집을 방지할 수 있다. 아울러 상기 질소를 상기 게이트 전극에 확산시킴으로써 상기 코발트가 상기 게이트 전극의 다결정 실리콘층의 계면으로 확산하는 것을 방지시키므로 상기 코발트 실리사이드층의 스파이킹 현상이 방지되고 상기 코발트 실리사이드층이 균일하게 형성된다. 따라서, 게이트 전극 및 소오스/드레인의 저항 증가와 누설 전류 증가가 방지되고, 나아가 반도체소자의 신뢰성이 향상된다.Therefore, the present invention can prevent aggregation of the cobalt silicide layer by removing the native oxide film on the gate electrode by the plasma treatment. In addition, diffusion of the nitrogen into the gate electrode prevents the cobalt from diffusing to the interface of the polycrystalline silicon layer of the gate electrode, thereby preventing the cobalt silicide layer from being spiked and forming the cobalt silicide layer uniformly. Therefore, an increase in resistance and leakage current of the gate electrode and the source / drain are prevented, and the reliability of the semiconductor device is further improved.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 안정적이고 균일한 코발트 실리사이드층을 형성시킴으로써 누설전류의 증가를 방지시키고 동작 신뢰성을 향상시키도록 한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to prevent the increase of leakage current and to improve the operation reliability by forming a stable and uniform cobalt silicide layer.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계룰이 미세화되면서 모스 트랜지스터의 소오스/드레인의 사이즈 및 다결정 실리콘층의 게이트 전극의선폭이 축소되고 있다. 상기 소오스/드레인의 사이즈 및 게이트 전극의 선폭이 축소되면, 상기 소오스/드레인 및 게이트 전극에서의 저항이 증가하므로 반도체소자의 동작 속도가 늦어진다.In general, as the integration of semiconductor devices increases, the design rules become finer, so that the source / drain size of the MOS transistor and the line width of the gate electrode of the polycrystalline silicon layer are reduced. When the size of the source / drain and the line width of the gate electrode are reduced, the resistance of the source / drain and the gate electrode increases, thereby slowing the operation speed of the semiconductor device.
그럼에도 불구하고, 상기 반도체소자의 고집적화 더불어 고속화가 함께 요구되므로 상기 소오스/드레인 및 상기 게이트 전극의 저항을 저감시키기 위해 상기 소오스/드레인 및 게이트 전극에 비저항이 낮은 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 실리사이드의 초기에는 상기 게이트 전극에 실리사이드를 형성하는 공정과, 상기 소오스/드레인에 실리사이드를 형성하는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 상기 게이트 전극과 상기 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성하는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.Nevertheless, since high integration and high speed of semiconductor devices are required, a technology for forming silicides having low specific resistance on the source / drain and gate electrodes is developed to reduce the resistance of the source / drain and gate electrodes. It became. In the initial stage of silicide, a process of forming silicide on the gate electrode and a process of forming silicide on the source / drain were performed as separate processes, but considering the process and cost reduction, the gate electrode and the source / A Salicide (Salicide: Self Aligned Silicide) process has been developed in which silicide is formed in one drain.
상기 살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층한 후 열처리하면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 형성되고 상기 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 상기 실리사이드만 남기기 위해 상기 반응하지 않은 고융점 금속만을 선택적으로 식각하여 제거한다. 상기 살리사이드 공정이 모스 트랜지스터 또는 비메모리 소자의 제조에 적용되기 시작하면서 기존의 화학기상증착공정에 의한 살리사이드 형성 공정을 대치하게 되었다.In the salicide process, when a high melting point metal is laminated on a silicon exposed part and an insulator at the same time, and then heat treated, the silicon part is silicided to form a silicide, and the high melting point metal on the insulator undergoes a silicideation reaction. It does not exist. Therefore, only the unreacted high melting point metal is selectively etched away to leave only the silicide. The salicide process has been started to be applied to the fabrication of MOS transistors or non-memory devices, replacing the salicide formation process by the conventional chemical vapor deposition process.
종래의 실리사이드 공정을 도 1을 참조하여 설명하면, 반도체 기판(10), 예를 들어 P형 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의필드영역에 아이솔레이션층(11)을 형성시킨다. 이어서, 상기 반도체 기판(10)의 액티브영역 상에 모스 트랜지스터의 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 성장시키고 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을 적층시킨 후 상기 다결정 실리콘층을 사진식각공정에 의해 식각함으로써 상기 게이트 전극(15)의 패턴을 형성시킨다. 그런 다음, 상기 결과 구조 상에 스페이서(17)를 위한 절연막, 예를 들어 산화막과 질화막을 순차적으로 적층시킨 후 에치백공정에 의해 식각함으로써 상기 게이트 전극(15)의 측벽에 스페이서(17)를 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(17)를 마스크로 이용하여 n형 불순물을 이온주입함으로써 자기 정렬된 소오스/드레인(S/D)을 형성시킨다. 이어서, 상기 결과 구조의 반도체 기판(10)의 전면에 고융점 금속층, 예를 들어 티타늄층을 스퍼터링공정에 의해 적층시키고, 상기 고융점 금속층을 열처리공정에 의해 열처리시킨다. 따라서, 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D)에 선택적으로 실리사이드층(21), 예를 들어 티타늄 실리사이드층이 형성되고, 상기 스페이서(17) 및 아이솔레이션층(11) 상의 위치한 상기 고융점 금속층이 실리사이드 미반응한채 그대로 유지된다. 그런 다음, 상기 미반응한 고융점 금속층을 습식 식각공정에 의해 제거시킨 후 상기 실리사이드층(21)을 다시 한번 열처리공정에 의해 처리시킨다. 따라서, 실리사이드 공정이 완료된다.A conventional silicide process will be described with reference to FIG. 1 to form an isolation layer 11 in the field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10, for example, a P-type silicon substrate. Let's do it. Subsequently, a gate insulating layer 13 of the MOS transistor, for example, a gate oxide layer, is grown on the active region of the semiconductor substrate 10 by a thermal oxidation process, and the gate insulating layer 13 is formed on the gate insulating layer 13. After laminating a polycrystalline silicon layer, the polycrystalline silicon layer is etched by a photolithography process to form a pattern of the gate electrode 15. Then, an insulating film for the spacer 17, for example, an oxide film and a nitride film, is sequentially stacked on the resulting structure, and the spacer 17 is formed on the sidewall of the gate electrode 15 by etching by an etch back process. Let's do it. Subsequently, self-aligned source / drain (S / D) is formed by ion implantation of n-type impurities using the gate electrode 15 and the spacer 17 as a mask. Subsequently, a high melting point metal layer, for example, a titanium layer, is laminated on the entire surface of the semiconductor substrate 10 of the resultant structure by a sputtering process, and the high melting point metal layer is heat treated by a heat treatment process. Accordingly, a silicide layer 21, for example, a titanium silicide layer, may be selectively formed on the gate electrode 15 and the source / drain S / D, and may be disposed on the spacer 17 and the isolation layer 11. The high melting point metal layer remains unreacted. Then, the unreacted high melting point metal layer is removed by a wet etching process, and then the silicide layer 21 is once again treated by a heat treatment process. Thus, the silicide process is completed.
그런데, 종래에는 상기 실리사이드층(21)이 후속의 열처리공정에 의해응집(Agglomeration) 현상을 일으키므로 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D)의 저항과 누설전류가 증가한다. 그래서, 최근에는 상기 실리사이드층(21)으로는 열적 안정성이 우수한 고융점 금속인 코발트를 이용한 코발트 실리사이드층이 사용되기 시작하였다.However, in the related art, since the silicide layer 21 causes an agglomeration phenomenon by a subsequent heat treatment process, resistance and leakage current of the gate electrode 15 and the source / drain S / D increase. Therefore, recently, a cobalt silicide layer using cobalt, which is a high melting point metal having excellent thermal stability, has begun to be used as the silicide layer 21.
그러나, 상기 게이트 전극(15)이 다결정 실리콘층으로 이루어진 경우, 상기 다결정 실리콘층의 입계(Grain Boundary)를 따라서 코발트 원자가 확산함으로써 도 2에 도시된 바와 같이, 상기 게이트 전극(15)에서 실리사이드층(21), 예를 들어 코발트 실리사이드층의 스파이킹(22)이 발생하거나, 상기 코발트 원자가 불균일하게 확산함으로써 불균일한 코발트 실리사이드층이 형성되거나, 상기 코발트의 증착 전에 상기 게이트 전극(15) 상에 자연 산화막이 존재하는 경우, 상기 자연 산화막을 따라서 코발트 실리사이드층의 응집현상이 발생한다. 이는 상기 게이트 전극(15)의 저항 증가와 누설 전류 증가를 가져온다.However, when the gate electrode 15 is made of a polycrystalline silicon layer, cobalt atoms diffuse along the grain boundary of the polycrystalline silicon layer, and as illustrated in FIG. 2, the silicide layer (at the gate electrode 15) may be formed. 21) For example, a spiking 22 of a cobalt silicide layer occurs, or a non-uniform cobalt silicide layer is formed by uneven diffusion of the cobalt atoms, or a natural oxide film on the gate electrode 15 before deposition of the cobalt. When present, coagulation of the cobalt silicide layer occurs along the natural oxide film. This results in an increase in resistance of the gate electrode 15 and an increase in leakage current.
따라서, 본 발명의 목적은 다결정 실리콘층의 게이트 전극에 코발트 실리사이드층을 형성하더라도 코발트 실리사이드층의 스파이킹 현상을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device to prevent the cobalt silicide layer from spiking even if the cobalt silicide layer is formed on the gate electrode of the polycrystalline silicon layer.
본 발명의 다른 목적은 불균일한 코발트 실리사이드층의 형성을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device to prevent the formation of a non-uniform cobalt silicide layer.
본 발명의 또 다른 목적은 상기 게이트 전극의 저항 증가와 누설 전류 증가를 억제시키도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device to suppress the increase in resistance and leakage current of the gate electrode.
도 1은 종래 기술에 의한 반도체소자의 제조방법에 적용된 반도체소자의 단면 구조도.1 is a cross-sectional structure diagram of a semiconductor device applied to a method of manufacturing a semiconductor device according to the prior art.
도 2는 도 1의 게이트 전극의 실리사이드층을 나타낸 단면 확대도.FIG. 2 is an enlarged cross-sectional view illustrating a silicide layer of the gate electrode of FIG. 1. FIG.
도 3 내지 도 5는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.3 to 5 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 6은 도 5의 게이트 전극의 실리사이드층을 나타낸 단면 확대도.6 is an enlarged cross-sectional view illustrating a silicide layer of the gate electrode of FIG. 5.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 일부분 상에 다결정 실리콘층의 게이트 전극을 형성시키는 단계;Forming a gate electrode of the polycrystalline silicon layer on a portion of the semiconductor substrate;
상기 게이트 전극의 측벽에 절연막의 스페이서를 형성시키는 단계;Forming a spacer of an insulating film on sidewalls of the gate electrode;
상기 게이트 전극을 사이에 두고 상기 반도체 기판에 소오스/드레인을 형성시키는 단계;Forming a source / drain on the semiconductor substrate with the gate electrode interposed therebetween;
상기 게이트 전극을 포함한 반도체 기판을 질소 가스의 분위기에서 플라즈마 처리함으로써 상기 게이트 전극을 포함한 반도체 기판의 표면의 자연 산화막을 제거함과 동시에 상기 게이트 전극의 표면에 질소를 확산시키는 단계; 및Plasma-processing the semiconductor substrate including the gate electrode in an atmosphere of nitrogen gas to remove nitrogen from the surface of the semiconductor substrate including the gate electrode and to diffuse nitrogen onto the surface of the gate electrode; And
상기 게이트 전극 및 상기 소오스/드레인에 상기 고융점 금속의 실리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 한다.And forming a silicide layer of the high melting point metal on the gate electrode and the source / drain.
바람직하게는, 상기 게이트 전극을 질소 가스 및 알곤 가스의 혼합 가스의 분위기에서 플라즈마 처리함으로써 상기 게이트 전극에 상기 질소를 확산시킬 수 있다.Preferably, the nitrogen may be diffused into the gate electrode by plasma treating the gate electrode in an atmosphere of a mixed gas of nitrogen gas and argon gas.
바람직하게는, 상기 플라즈마 처리를 상기 고융점 금속의 스퍼터링장치의 전처리 챔버에서 진행할 수 있다.Preferably, the plasma treatment may be performed in a pretreatment chamber of the high melting point metal sputtering apparatus.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 3 내지 도 5는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.3 to 5 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 3을 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 산화막과 같은 아이솔레이션층(11)을 형성시킨다. 여기서, 상기 아이솔레이션층(11)이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성된다. 또한, 상기 아이솔레이션층(11)은 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성되는 것도 가능하다.Referring to FIG. 3, first, an isolation layer 11 such as an oxide film is formed in a field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10, for example, a P-type single crystal silicon substrate. . Here, the isolation layer 11 is formed by a shallow trench isolation (STI) process. In addition, the isolation layer 11 may be formed by a LOCOS (Local Oxidation of Silicon) process.
그런 다음, 상기 반도체 기판(10) 상에 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 100Å 정도의 두께로 성장시키고, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학기상증착공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각공정을 이용하여 반도체 기판(10)의 일부분 상에 게이트 전극(15)의 패턴을 형성시킨다.Thereafter, a gate insulating film 13, for example, a gate oxide film, is grown on the semiconductor substrate 10 to a thickness of about 100 μs by a thermal oxidation process, and the gate electrode 15 is formed on the gate insulating film 13. The polycrystalline silicon layer is laminated at a thickness of 2000 to 3000 GPa. In this case, the polycrystalline silicon layer may be doped while being laminated by a chemical vapor deposition process, or may be doped by an ion implantation process after completion of lamination. Subsequently, a pattern of the gate electrode 15 is formed on a portion of the semiconductor substrate 10 using a photolithography process.
이후, 상기 결과 구조의 전면에 스페이서(17)를 위한 절연막, 예를 들어 산화막과 질화막을 순차적으로 적층시키고 이를 에치백공정에 의해 처리함으로써 상기 게이트 전극(15)의 양 측벽에 상기 절연막의 스페이서(15)를 각각 형성시킨다. 이어서, 상기 게이트 전극(15) 및 스페이서(17)를 마스크로 이용하여 N형 불순물, 예를 들어 인을 이온주입공정에 의해 이온주입함으로써 상기 반도체 기판(10)의 액티브영역에 소오스/드레인(S/D)을 형성시킨다.Subsequently, an insulating film for the spacer 17, for example, an oxide film and a nitride film, is sequentially stacked on the entire surface of the resultant structure and processed by an etch back process, thereby forming spacers of the insulating film on both sidewalls of the gate electrode 15. 15) are formed respectively. Subsequently, an N-type impurity, for example, phosphorus, is implanted by an ion implantation process using the gate electrode 15 and the spacer 17 as a mask, so that the source / drain (S) is applied to the active region of the semiconductor substrate 10. / D).
도 4를 참조하면, 상기 소오스/드레인(S/D)이 형성되고 나면, 상기 게이트 전극(15)의 다결정 실리콘층에 질소 가스를 이용한 플라즈마 처리(31)를 실시한다. 이는 상기 플라즈마 처리된 질소 가스가 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D) 상에 존재할 수 있는 자연 산화막을 제거시키고, 이와 아울러 플라즈마 처리되지 않은 질소(33)가 상기 다결정 실리콘층의 표면으로부터 일정 깊이의 입계에 확산함으로써 후속의 코발트 실리사이드층 형성 공정 때에 코발트 원자가 상기 다결정 실리콘층의 입계로 침투하는 것을 방지시키기 위함이다.Referring to FIG. 4, after the source / drain S / D is formed, a plasma treatment 31 using nitrogen gas is performed on the polycrystalline silicon layer of the gate electrode 15. This removes the native oxide film in which the plasma-treated nitrogen gas may exist on the gate electrode 15 and the source / drain (S / D), and together with the plasma-free nitrogen 33, the polycrystalline silicon layer. This is to prevent the cobalt atoms from penetrating into the grain boundaries of the polycrystalline silicon layer in the subsequent cobalt silicide layer forming step by diffusing to the grain boundary at a predetermined depth from the surface of the.
여기서, 코발트 증착 장치(도시 안됨)의 전처리용 DC 또는 RF 챔버 내의 가스 분위기, 즉 질소 가스 분위기 또는 질소 가스와 5∼10%의 알곤 가스의 혼합 가스 분위기에서 상기 게이트 전극(15)에 플라즈마 처리(31)를 실시할 수 있다. 또한, 상기 질소(33)가 질소 가스 분위기의 로(Furnace)에서 상기 게이트 전극(15)을 100∼300℃의 온도로 어닐링을 실시함으로써 상기 게이트 전극(15)에 확산시킬 수도 있다.Here, a plasma treatment is performed on the gate electrode 15 in a gas atmosphere in a pre-processing DC or RF chamber of a cobalt deposition apparatus (not shown), that is, a nitrogen gas atmosphere or a mixed gas atmosphere of nitrogen gas and 5 to 10% of argon gas. 31). In addition, the nitrogen 33 may be diffused to the gate electrode 15 by annealing the gate electrode 15 at a temperature of 100 to 300 ° C. in a furnace of a nitrogen gas atmosphere.
한편, 고온 열처리공정은 가능한 한 코발트층을 적층하기 위한 후속 공정을실시하기 전에 모두 완료시키는 것이 바람직한데, 이는 코발트 실리사이드층이 형성된 후에 고온 열처리가 실시되면, 코발트 실리사이드의 응집 현상이 발생하기 때문이다.On the other hand, it is desirable to complete all the high temperature heat treatment processes before performing the subsequent process for laminating the cobalt layer as much as possible, because when the high temperature heat treatment is performed after the cobalt silicide layer is formed, cobalt silicide aggregation occurs. .
도 5를 참조하면, 상기 플라즈마 처리가 완료되고 나면, 상기 코발트 증착 장치를 이용하여 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D)을 포함한 상기 반도체 기판(10)의 전면 상에 고융점 금속층, 예를 들어 코발트층을 스퍼터링공정에 의해 100∼300Å의 두께로 적층시킨다.Referring to FIG. 5, after the plasma processing is completed, the cobalt deposition apparatus may be used to deposit the high voltage on the front surface of the semiconductor substrate 10 including the gate electrode 15 and the source / drain (S / D). A melting point metal layer, for example a cobalt layer, is laminated to a thickness of 100 to 300 kPa by the sputtering process.
이어서, 상기 코발트층을 450∼550℃의 온도에서 열처리공정에 의해 열처리시키면, 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D)의 표면에 선택적으로 실리사이드층(37), 예를 들어 CoSi의 실리사이드층이 형성된다.Subsequently, when the cobalt layer is heat-treated at a temperature of 450 to 550 ° C., the silicide layer 37, for example, is selectively formed on the surfaces of the gate electrode 15 and the source / drain S / D. A silicide layer of CoSi is formed.
상기 실리사이드층(37)이 형성될 때, 상기 게이트 전극(15)에 미리 형성된 질소(33)는 상기 코발트가 상기 게이트 전극(15)의 다결정 실리콘 입계로 확산하는 것을 방지시켜준다. 따라서, 도 6에 도시된 바와 같이, 상기 게이트 전극(15)에 상기 실리사이드층(37)의 스파이크 현상이 방지되고, 상기 실리사이드층(37)이 균일하게 형성된다. 또한, 상기 게이트 전극(15) 상의 자연 산화막이 도 4의 플라즈마 처리(31)에 의해 제거되었으므로 상기 실리사이드층(37)의 응집 현상이 발생하지 않는다.When the silicide layer 37 is formed, nitrogen 33 formed in advance in the gate electrode 15 prevents the cobalt from diffusing into the polycrystalline silicon grain boundary of the gate electrode 15. Thus, as shown in FIG. 6, spike phenomenon of the silicide layer 37 is prevented in the gate electrode 15, and the silicide layer 37 is uniformly formed. In addition, since the native oxide film on the gate electrode 15 is removed by the plasma treatment 31 of FIG. 4, the aggregation phenomenon of the silicide layer 37 does not occur.
그런 다음, 상기 스페이서(17) 및 아이솔레이션층(11) 상에 남아 있는 실리사이드 미반응한 고융점 금속층을 습식 식각공정에 의해 제거시킨 후 상기 실리사이드층(37)을 다시 한번 700∼800℃의 온도에서 열처리공정에 의해 처리시킨다. 따라서, 상기 실리사이드층(37)의 CoSi가 CoSi2로 변형된다.Then, the silicide unreacted high melting point metal layer remaining on the spacer 17 and the isolation layer 11 is removed by a wet etching process, and the silicide layer 37 is once again at a temperature of 700 to 800 ° C. It is processed by the heat treatment process. Therefore, CoSi of the silicide layer 37 is transformed into CoSi 2 .
따라서, 본 발명은 안정적이고 균일한 코발트 실리사이드층을 형성 가능하므로 상기 게이트 전극 및 상기 소오스/드레인의 저항 증가와 누설 전류 증가를 억제시킬 수 있다.Accordingly, the present invention can form a stable and uniform cobalt silicide layer, thereby suppressing an increase in resistance and leakage current of the gate electrode and the source / drain.
한편, 본 발명은 설명의 편의상 코발트 실리사이드만을 기준으로 설명하였으나, 상기 코발트 실리사이드는 물론 그 외의 사용 가능한 실리사이드도 적용할 수 있다.Meanwhile, the present invention has been described based on only cobalt silicide for convenience of description, but the cobalt silicide may be used as well as other usable silicides.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판의 일부분 상에 다결정 실리콘층의 게이트 전극을 형성시키고, 상기 게이트 전극의 측벽에 절연막의 스페이서를 형성시키고, 상기 게이트 전극을 사이에 두고 상기 반도체 기판에 소오스/드레인을 형성시키고, 상기 게이트 전극을 플라즈마 처리시킴으로써 상기 게이트 전극의 일정 깊이에 질소를 확산시키고, 상기 게이트 전극과 상기 소오스/드레인 및 상기 스페이서 상에 코발트층을 적층시키고, 상기 코발트층을 열처리공정에 의해 상기 게이트 전극과 상기 소오스/드레인에 코발트 실리사이드층을 형성시키고, 상기 스페이서 상에 위치한, 코발트 실리사이드화되지 못한 코발층을 습식 식각공정에 의해 제거시킨다. 상기 게이트 전극을 상기 코발트층의 스퍼터링장치의 전처리 챔버를 이용하여 질소 가스 분위기 또는 질소가스 및 알곤 가스의 혼합 가스 분위기에서 플라즈마 처리한다. 또한, 질소 분위기의 로(Furnace)에서 열처리함으로써 상기 게이트 전극에 질소를 확산시킬 수 있다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a gate electrode of a polycrystalline silicon layer is formed on a portion of a semiconductor substrate, a spacer of an insulating film is formed on sidewalls of the gate electrode, and the gate electrode is formed. Source / drain is formed in the semiconductor substrate, and the gate electrode is plasma-processed so that nitrogen is diffused to a predetermined depth of the gate electrode, and a cobalt layer is deposited on the gate electrode, the source / drain, and the spacer. The cobalt layer is formed by heat treatment to form a cobalt silicide layer on the gate electrode and the source / drain, and a cobalt silicide-free cobalt layer on the spacer is removed by a wet etching process. The gate electrode is subjected to plasma treatment in a nitrogen gas atmosphere or a mixed gas atmosphere of nitrogen gas and argon gas using a pretreatment chamber of the sputtering apparatus of the cobalt layer. In addition, nitrogen may be diffused into the gate electrode by heat treatment in a furnace in a nitrogen atmosphere.
따라서, 본 발명은 상기 플라즈마 처리에 의해 상기 게이트 전극 상의 자연 산화막을 제거시킴으로써 상기 코발트 실리사이드층의 응집을 방지할 수 있다. 아울러 상기 질소를 상기 게이트 전극에 확산시킴으로써 상기 코발트가 상기 게이트 전극의 다결정 실리콘층의 계면으로 확산하는 것을 방지시킨다. 그 결과, 상기 코발트 실리사이드층의 스파이킹 현상이 방지되고 상기 코발트 실리사이드층이 균일하게 형성된다.Therefore, the present invention can prevent aggregation of the cobalt silicide layer by removing the native oxide film on the gate electrode by the plasma treatment. In addition, diffusion of the nitrogen into the gate electrode prevents the cobalt from diffusing to the interface of the polycrystalline silicon layer of the gate electrode. As a result, spiking of the cobalt silicide layer is prevented and the cobalt silicide layer is formed uniformly.
따라서, 본 발명은 게이트 전극 및 소오스/드레인의 저항 증가와 누설 전류 증가를 방지할 수 있고 나아가 반도체소자의 신뢰성을 향상시킬 수가 있다.Therefore, the present invention can prevent an increase in resistance and leakage current of the gate electrode and the source / drain, and further improve the reliability of the semiconductor device.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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