JP2004228351A

JP2004228351A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004228351A
Application number: JP2003014566A
Authority: JP
Inventors: Soichiro Itonaga; 総一郎糸長; Takayuki Yamada; 隆順山田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-23
Filing date: 2003-01-23
Publication date: 2004-08-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with suppressed thermal coagulation and low resistance having a silicide film of an even thickness which does not rely on a dimension of a gate electrode, and to provide a method for manufacturing the semiconductor device. <P>SOLUTION: The method comprises steps of forming a gate electrode 6a comprised of a stacked film of a first polysilicon film 3a and a second polysilicon film 4a formed on a gate insulating film 2 and a gate electrode 6b comprised of a stacked film of a first polysilicon film 3b and a second polysilicon film 4b, forming sidewalls 7 on side surfaces of the gate electrodes 6a, 6b, forming source/drain regions 8 of high concentration, depositing a cobalt film 9, performing first RTA to form first cobalt-rich cobalt silicide films 10a, 10b, 10c, removing the cobalt film 9, performing second RTA to convert the first cobalt silicide films 10a, 10b, 10c into second cobalt silicide films 11a, 11b, 11c (CoSi<SB>2</SB>film) of stable structure. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にソース・ドレイン領域及びゲート電極の上にシリサイド膜が形成されたＭＩＳ型トランジスタ（以下、ＭＩＳＦＥＴと称す）を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴って、ＭＩＳＦＥＴのゲート電極の寸法の縮小化、ゲート電極の膜厚の薄膜化が進行している。また、ゲート電極及びソース・ドレイン領域の低抵抗化を図るために、サリサイドプロセスを用いてゲート電極上及びソース・ドレイン領域上には選択的にシリサイド膜を形成している（例えば、特許文献１参照）。
【０００３】
以下、従来のサリサイドプロセスを用いた半導体装置の製造方法について説明する。
【０００４】
図５（ａ）〜図５（ｅ）は、従来のサリサイドプロセスを用いた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図５（ａ）に示す工程で、半導体基板１０１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１０１の活性領域上にシリコン酸化膜からなるゲート絶縁膜１０２及びポリシリコン膜を順次形成する。その後、リソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、ゲート絶縁膜１０２上にゲート長が相対的に広いゲート電極１０３ａとゲート長が相対的に細いゲート電極１０３ｂとを形成する。その後、ゲート電極１０３ａ及び１０３ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極１０３ａ及び１０３ｂの側方下に自己整合的に形成する。
【０００６】
次に、図５（ｂ）に示す工程で、基板上にＣＶＤ法によって酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１０３ａ、１０３ｂの側面上に酸化膜からなるサイドウォール１０４を形成する。その後、ゲート電極１０３ａ、１０３ｂ及びサイドウォール１０４をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０５をサイドウォール１０４の側方下に自己整合的に形成する。その後、高濃度ソース・ドレイン領域１０５の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【０００７】
次に、図５（ｃ）に示す工程で、スパッタリング法により、基板上に、コバルト膜１０６を堆積した後、コバルト膜１０６上に窒化チタン膜（図示せず）を堆積する。
【０００８】
次に、図５（ｄ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１０３ａ、１０３ｂ及び高濃度ソース・ドレイン領域１０５の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃ（ＣｏＳｉとＣｏ_２Ｓｉとの混合体）を形成する。このとき、コバルト膜１０６のうちサイドウォール１０４及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜１０６が残存する。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜１０６を選択的に除去することによって、ゲート電極１０３ａ、１０３ｂ及び高濃度ソース・ドレイン領域１０５上に第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃを選択的に残置させる。
【０００９】
次に、図５（ｅ）に示す工程で、窒素ガス雰囲気中で、半導体基板１０１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０７ａ、１０７ｂ、１０７ｃを構造的に安定な第２のコバルトシリサイド膜１０８ａ、１０８ｂ、１０８ｃ（ＣｏＳｉ_２膜）に変換する。
【００１０】
この製造方法によれば、ゲート長が相対的に広いゲート電極１０３ａ上には第２のコバルトシリサイド膜１０８ａが形成され、ゲート長が相対的に細いゲート電極１０３ｂ上には第２のコバルトシリサイド膜１０８ｂが形成され、高濃度ソース・ドレイン領域１０５上に第２のコバルトシリサイド膜１０８ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００１１】
【特許文献１】
特開平７−２１１９０３号公報（第４−５頁、図１）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような従来のサリサイドプロセスを用いた半導体装置の製造方法においては、下記のような不具合があった。
【００１３】
ソース・ドレイン領域の浅接合化に伴い、シリサイド膜形成による接合リーク電流が増加する。この接合リーク電流増大の原因は、ソース・ドレイン領域へのコバルトの異常拡散だと考えられている。この異常拡散は、第２の短時間熱処理のアニール温度を高温化させることにより、消滅させることができる。従来は、このアニール温度の高温化により、接合リーク増大を抑制していた。しかしながら、アニール温度の高温化は、ＣｏＳｉ_２膜を熱凝集（ＣｏＳｉ_２膜の不連続化）させるため、ＣｏＳｉ_２膜のシート抵抗は増加する。この熱凝集は、ＣｏＳｉ_２膜のラフネスの大きいポリシリコン上で発生しやすいため、ポリシリコンゲート電極上でのシート抵抗上昇の抑制が特に困難になっている。
【００１４】
もう１つの課題は、ゲート寸法によって、コバルトシリサイド膜の膜厚にばらつきが生じることである。デバイススケーリングに伴い、ゲート電極の寸法が縮小化されると、図５（ｅ）に示すように、ゲート長が相対的に広いゲート電極１０３ａ上の第２のコバルトシリサイド膜１０８ａに対して、ゲート長が相対的に細いゲート電極１０３ｂ上の第２のコバルトシリサイド膜１０８ｂの膜厚が厚膜化する。よって、ゲート寸法によりゲート電極のシート抵抗値が原理的に変化し回路設計が困難になる。加えて、スケーリング則に伴いゲート電極のポリシリコン膜厚は薄膜化されると、コバルトシリサイド膜がゲート絶縁膜まで到達することがある。これにより、ゲート絶縁膜の信頼性（ＴＤＤＢやＱＢＤなど）が低下する。
【００１５】
本発明の目的は、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第１のシリサイド膜とを備え、前記第１のゲート電極は、前記ゲート絶縁膜上に形成された第１のポリシリコン膜と、前記第１のポリシリコン膜上に形成されたシリサイド反応を抑制する第１のシリサイド化反応抑制層とを有し、前記第１のシリサイド膜は、前記第１のシリサイド化反応抑制層上に形成されている。
【００１７】
この構成によれば、第１のシリサイド化反応抑制層が第１のポリシリコン膜側へのシリサイド化反応の抑制層となるため、第１のシリサイド膜は、第１のシリサイド化反応抑制層との界面の凹凸が低減された膜厚が均一で、熱凝集しにくいものとなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００１８】
上記半導体装置において、前記ゲート絶縁膜上に形成された、前記第１のゲート電極よりもゲート長の細い第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド膜とをさらに備え、前記第２のゲート電極は、前記ゲート絶縁膜上に形成された第２のポリシリコン膜と、前記第２のポリシリコン膜上に形成されたシリサイド反応を抑制する第２のシリサイド化反応抑制層とを有し、前記第２のシリサイド膜は、前記第２のシリサイド化反応抑制層上に形成されており、前記第２のシリサイド膜は、前記第１のシリサイド膜と同一膜厚である。
【００１９】
前記シリサイド化反応抑制層は、前記ポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物が導入されている層、又は、シリサイド層である。
【００２０】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上に第１のポリシリコン膜を形成する工程（ｂ）と、前記第１のポリシリコン膜上に第１のシリコン膜を形成する工程（ｃ）と、前記第１のポリシリコン膜及び前記第１のシリコン膜をパターニングしてゲート電極を形成する工程（ｄ）と、前記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、前記ゲート電極上にシリサイド膜を形成する工程（ｆ）とを備えている。
【００２１】
この構成によれば、ゲート電極の構造を第１のポリシリコン膜と第１のシリコン膜からなる積層膜にすることによって、シリサイド化の際には、第１のシリコン膜とだけシリサイド化反応してシリサイド膜が形成される。これにより、シリサイド膜と第１のポリシリコン膜との界面の凹凸は低減され、シリサイド膜は熱凝集しにくくなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００２２】
上記半導体装置の製造方法において、前記第１のシリコン膜は、アモルファスシリコン膜であり、前記工程（ｃ）の後で、前記工程（ｆ）の前に、前記アモルファスシリコン膜に熱処理を行い、前記アモルファスシリコン膜を前記第１のポリシリコン膜よりもグレインサイズの大きい第２のポリシリコン膜に変換する工程を有している。この構成によれば、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００２３】
上記半導体装置の製造方法において、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して形成され、前記第１のポリシリコン膜と前記第１のシリコン膜とのグレイン境界に沿った形状で形成される。
【００２４】
上記半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できるシリサイド化反応抑制層を形成する工程をさらに備え、前記工程（ｃ）では、前記シリサイド化反応抑制層上に前記第１のシリコン膜を形成し、前記工程（ｄ）では、前記第１のポリシリコン膜、前記シリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第１のシリコン膜とシリサイド化反応して、前記シリサイド化反応抑制層上に形成される。この構成によれば、シリサイド化反応抑制層が第１のポリシリコン膜側へのシリサイド化反応の抑制層となるため、シリサイド膜は、シリサイド化反応抑制層との界面の凹凸が低減された膜厚が均一で、熱凝集しにくいものとなる。これにより、熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を得ることができる。
【００２５】
前記シリサイド化反応抑制層は、前記第１のポリシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物を導入して形成する。
【００２６】
上記半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｃ）の前に、前記第１のポリシリコン膜上にシリサイド化反応を抑制できる第１のシリサイド化反応抑制層を形成する工程と、前記第１のシリサイド化反応抑制層上に第２のシリコン膜を形成する工程と、前記第２のシリコン膜上に第２のシリサイド化反応抑制層を形成する工程をさらに備え、前記工程（ｃ）では、前記第２のシリサイド化反応抑制層上に前記第１のシリコン膜を形成し、前記工程（ｄ）では、前記第１のポリシリコン膜、前記第１のシリサイド化反応抑制層、前記第２のシリコン膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜をパターニングして前記ゲート電極を形成し、前記工程（ｆ）における前記シリサイド膜は、前記ゲート電極のうち前記第２のシリサイド膜、前記第２のシリサイド化反応抑制層及び前記第１のシリコン膜とシリサイド化反応して、前記第１のシリサイド化反応抑制層上に形成される。
【００２７】
上記半導体装置の製造方法において、前記工程（ｆ）では、第１の熱処理により金属膜と前記第１のシリコン膜とをシリサイド化反応させて前記第２のシリサイド化反応抑制層上に第１のシリサイド膜を形成する工程と、前記金属膜を除去した後、第２の熱処理により前記第１のシリサイド膜を構造的に安定な前記シリサイド膜に変換して形成する工程とを備えている。
【００２８】
上記半導体装置の製造方法において、前記第１のシリサイド膜を形成した後で前記第２の熱処理の前に、イオン注入により前記第２のシリサイド化反応抑制層をアモルファス化する工程を備えている。
【００２９】
上記半導体装置の製造方法において、前記第２のシリコン膜は、アモルファスシリコン膜である。
【００３０】
上記半導体装置の製造方法において、前記第１のシリサイド化反応抑制層及び第２のシリサイド化反応抑制層は、前記第１のポリシリコン膜及び前記第２のシリコン膜の上部領域にＳｉ、Ｎ、Ｇｅ、Ｉｎ、Ｓｂのうち少なくとも１つの不純物を導入して形成する。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３２】
（第１の実施形態）
図１（ａ）〜図１（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３３】
まず、図１（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３上に厚み３５ｎｍの第２のポリシリコン膜４を堆積温度６１０℃で堆積する。ここで、第１のポリシリコン膜３と第２のポリシリコン膜４との間には、ポリシリコンのグレイン境界５が形成される。
【００３４】
次に、図１（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３及び第２のポリシリコン膜４をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極６ａとゲート長が相対的に細いゲート電極６ｂとを形成する。ここで、ゲート電極６ａは、第１のポリシリコン膜３ａと第２のポリシリコン膜４ａの積層膜で構成され、ゲート電極６ｂは第１のポリシリコン膜３ｂと第２のポリシリコン膜４ｂの積層膜で構成される。その後、ゲート電極６ａ、６ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極６ａ、６ｂの側方下に自己整合的に形成する。
【００３５】
次に、図１（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極６ａ、６ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極６ａ、６ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ^＋）を注入ドーズ量３×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ^＋）を注入ドーズ量４×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００３６】
次に、図１（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極６ａ、６ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃ（ＣｏＳｉとＣｏ_２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜１０ａ、１０ｂは、ゲート電極６ａ、６ｂのうち第２のポリシリコン膜４ａ、４ｂの一部とシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００３７】
次に、図１（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極６ａ、６ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１０ａ、１０ｂ、１０ｃを構造的に安定な第２のコバルトシリサイド膜１１ａ、１１ｂ、１１ｃ（ＣｏＳｉ_２膜）に変換する。この結果、ゲート長が相対的に広いゲート電極６ａ上には第２のコバルトシリサイド膜１１ａが形成され、ゲート長が相対的に細いゲート電極６ｂ上には第２のコバルトシリサイド膜１１ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜１１ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００３８】
本実施形態によれば、サリサイドプロセス前のゲート電極６ａ、６ｂの構造を第１のポリシリコン膜３ａ、３ｂと第２のポリシリコン膜４ａ、４ｂからなる積層膜にすることによって、シリサイド化の際には、第２のポリシリコン膜４ａ、４ｂとだけシリサイド化反応して第２のコバルトシリサイド膜１１ａ、１１ｂが形成される。これにより、第２のコバルトシリサイド膜１１ａ、１１ｂと第１のポリシリコン膜３ａ、３ｂ（第２のポリシリコン膜４ａ、４ｂの一部が残存することもある）との界面の凹凸は低減され、第２のコバルトシリサイド膜１１ａ、１１ｂは熱凝集しにくくなる。しかも、ゲート寸法には依存せず、ゲート長が相対的に広いゲート電極６ａ上の第２のコバルトシリサイド膜１１ａとゲート長が相対的に細いゲート電極６ｂ上の第２のコバルトシリサイド膜１１ｂとは、ほぼ同一膜厚で形成される。これは、シリサイド化の際に、コバルトがポリシリコンのグレインに沿って拡散しやすいため、図１（ｅ）に示す工程で、第１のポリシリコン膜３ａ、３ｂと第２のポリシリコン膜４ａ、４ｂとの間のグレイン境界５に沿ってＣｏＳｉ_２膜が形成される。つまり、ゲート電極６ａ、６ｂにおけるシリサイド化反応は、グレイン境界５によって抑制されるため、第１のポリシリコン膜３ａ、３ｂとはほとんどシリサイド化反応しないので、第２のコバルトシリサイド膜１１ａ、１１ｂはグレイン境界５に沿った形状に形成される。
【００３９】
また、第２のポリシリコン膜４の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。これにより、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００４０】
（第２の実施形態）
図２（ａ）〜図２（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４１】
まず、図２（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０^１５〜５×１０^１６ａｔｏｍｓ／ｃｍ^２、注入エネルギー１〜２０ｋｅＶの注入条件でイオン注入を行い、シリサイド化反応抑制層１３を形成する。その後、シリサイド化反応抑制層１３上に厚み３５ｎｍの第２のポリシリコン膜１４を堆積温度６１０℃で堆積する。
【００４２】
次に、図２（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３、シリサイド化反応抑制層１３及び第２のポリシリコン膜１４をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極１５ａとゲート長が相対的に細いゲート電極１５ｂとを形成する。ここで、ゲート電極１５ａは、第１のポリシリコン膜３ａとシリサイド化反応抑制層１３ａと第２のポリシリコン膜１４ａの積層膜で構成され、ゲート電極１５ｂは第１のポリシリコン膜３ｂとシリサイド化反応抑制層１３ｂと第２のポリシリコン膜１４ｂの積層膜で構成される。その後、ゲート電極１５ａ、１５ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極１５ａ、１５ｂの側方下に自己整合的に形成する。
【００４３】
次に、図２（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１５ａ、１５ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極１５ａ、１５ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ^＋）を注入ドーズ量３×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ^＋）を注入ドーズ量４×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００４４】
次に、図２（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１５ａ、１５ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃ（ＣｏＳｉとＣｏ_２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜１６ａ、１６ｂは、ゲート電極１５ａ、１５ｂのうち第２のポリシリコン膜１４ａ、１４ｂの一部とシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００４５】
次に、図２（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極１５ａ、１５ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１６ａ、１６ｂ、１６ｃを構造的に安定な第２のコバルトシリサイド膜１７ａ、１７ｂ、１７ｃ（ＣｏＳｉ_２膜）に変換する。この結果、ゲート長が相対的に広いゲート電極１５ａ上には第２のコバルトシリサイド膜１７ａが形成され、ゲート長が相対的に細いゲート電極１５ｂ上には第２のコバルトシリサイド膜１７ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜１７ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００４６】
本実施形態によれば、サリサイドプロセス前のゲート電極１５ａ、１５ｂの構造を第１のポリシリコン膜３ａ、３ｂとシリサイド化反応抑制層１３ａ、１３ｂと第２のポリシリコン膜１４ａ、１４ｂからなる積層膜にすることによって、シリサイド化反応抑制層１３ａ、１３ｂが第１のポリシリコン膜３ａ、３ｂ側へのシリサイド化反応の抑制層となるため、第２のポリシリコン膜１４ａ、１４ｂとシリサイド化反応して第２のコバルトシリサイド膜１７ａ、１７ｂが形成される。これにより、第２のコバルトシリサイド膜１７ａ、１７ｂとシリサイド化反応抑制層１３ａ、１３ｂ（第２のポリシリコン膜１４ａ、１４ｂの一部が残存したり、また、シリサイド化反応抑制層１３ａ、１３ｂの一部がシリサイド化されることもあるがその度合いは小さい）との界面の凹凸は低減され、第２のコバルトシリサイド膜１７ａ、１７ｂは熱凝集しにくくなる。しかも、ゲート寸法には依存せず、ゲート長が相対的に広いゲート電極１５ａ上の第２のコバルトシリサイド膜１７ａとゲート長が相対的に細いゲート電極１５ｂ上の第２のコバルトシリサイド膜１７ｂとは、ほぼ同一膜厚で形成される。
【００４７】
なお、シリサイド化反応抑制層は、プラズマドーピング法によるシリコン導入、あるいは、コバルトの拡散を抑制できる元素（例えば、窒素（Ｎ）、ゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ））のイオン注入によって形成しても良い。また、シリサイド化反応抑制層は、厚み２ｎｍ以下の絶縁膜、あるいは、シリサイド膜で形成してもよい。さらに、第１のポリシリコン膜上に絶縁膜を形成した後、絶縁膜を通して第１のポリシリコン膜にシリコンイオン等の不純物をイオン注入してシリサイド化反応抑制層を形成してもよい。
【００４８】
また、第２のポリシリコン膜１４の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。これにより、グレインサイズの違いにより、第１のポリシリコン膜と第２のポリシリコン膜（アモルファスシリコン膜を熱処理したもの）のグレイン境界がより明瞭に形成されるため、より熱凝集しにくいシリサイド膜を形成することができる。
【００４９】
（第３の実施形態）
図３（ａ）〜図３（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５０】
まず、図３（ａ）に示す工程で、半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜（図示せず）を形成した後、半導体基板１の活性領域上に厚み約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚み１００ｎｍの第１のポリシリコン膜３を堆積温度６１０℃で堆積する。その後、第１のポリシリコン膜３の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０^１５〜５×１０^１６ａｔｏｍｓ／ｃｍ^２、注入エネルギー１〜２０ｋｅＶの注入条件でイオン注入を行い、第１のシリサイド化反応抑制層１８を形成する。その後、第１のシリサイド化反応抑制層１８上に厚み１５ｎｍの第２のポリシリコン膜１９を堆積温度６１０℃で堆積する。その後、第２のポリシリコン膜１９の表面部に、不純物イオンとしてシリコンイオン又はシリコン分子を注入ドーズ量１×１０^１５〜５×１０^１６ａｔｏｍｓ／ｃｍ^２、注入エネルギー１〜１０ｋｅＶの注入条件でイオン注入を行い、第２のシリサイド化反応抑制層２０を形成する。その後、第２のシリサイド化反応抑制層２０上に厚み１５ｎｍの第３のポリシリコン膜２１を堆積温度６１０℃で堆積する。
【００５１】
次に、図３（ｂ）に示す工程で、リソグラフィ及びドライエッチングにより、第１のポリシリコン膜３、第１のシリサイド化反応抑制層１８、第２のポリシリコン膜１９、第２のシリサイド化反応抑制層２０及び第３のポリシリコン膜２１をパターニングして、ゲート絶縁膜２上にゲート長が相対的に広いゲート電極２２ａとゲート長が相対的に細いゲート電極２２ｂとを形成する。ここで、ゲート電極２２ａは、第１のポリシリコン膜３ａと第１のシリサイド化反応抑制層１８ａと第２のポリシリコン膜１９ａと第２のシリサイド化反応抑制層２０ａと第３のポリシリコン膜２１ａの積層膜で構成され、ゲート電極２２ｂは第１のポリシリコン膜３ｂと第１のシリサイド化反応抑制層１８ｂと第２のポリシリコン膜１９ｂと第２のシリサイド化反応抑制層２０ｂと第３のポリシリコン膜２１ｂの積層膜で構成される。その後、ゲート電極２２ａ、２２ｂをマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域（図示せず）をゲート電極２２ａ、２２ｂの側方下に自己整合的に形成する。
【００５２】
次に、図３（ｃ）に示す工程で、基板上の全面にＣＶＤ法によって厚み約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極２２ａ、２２ｂの側面上に酸化膜からなるサイドウォール７を形成する。その後、ゲート電極２２ａ、２２ｂ及びサイドウォール７をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域８をサイドウォール７の側方下に自己整合的に形成する。ここで、Ｐ型ＭＩＳＦＥＴであれば、不純物イオンとしてボロン（Ｂ^＋）を注入ドーズ量３×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー５ｋｅＶの注入条件でイオン注入を行い、Ｎ型ＭＩＳＦＥＴであれば、不純物イオンとして砒素（Ａｓ^＋）を注入ドーズ量４×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー５０ｋｅＶの注入条件でイオン注入を行う。その後、高濃度ソース・ドレイン領域８の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００５３】
次に、図３（ｄ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜（図示せず）を堆積する。その後、窒素ガス雰囲気中で、半導体基板１に５００℃で６０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極２２ａ、２２ｂ及び高濃度ソース・ドレイン領域８の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃ（ＣｏＳｉとＣｏ_２Ｓｉとの混合体）を形成する。このとき、第１のコバルトシリサイド膜２３ａ、２３ｂは、ゲート電極２２ａ、２２ｂのうち第３のポリシリコン膜２１ａ、２１ｂとシリサイド化反応して形成される。また、コバルト膜９のうちサイドウォール７及び素子分離絶縁膜などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００５４】
次に、図３（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極２２ａ、２２ｂ及び高濃度ソース・ドレイン領域８上に第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃを選択的に残置させる。その後、第２のシリサイド化反応抑制層２０ａ、２０ｂ中に、シリコンイオンを注入ドーズ量２×１０^１５ａｔｏｍｓ／ｃｍ^２、注入エネルギー１５ｋｅＶの注入条件でイオン注入を行い、第２のシリサイド化反応抑制層２０ａ、２０ｂをアモルファス化する。その後、窒素ガス雰囲気中で、半導体基板１に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜２３ａ、２３ｂ、２３ｃを構造的に安定な第２のコバルトシリサイド膜２４ａ、２４ｂ、２４ｃ（ＣｏＳｉ_２膜）に変換する。このとき、第２のシリサイド化反応抑制層２０ａ、２０ｂをアモルファス化することにより、第２のシリサイド化反応抑制層２０ａ、２０ｂのシリサイド化反応の抑制機能が低下するため、第２の短時間熱処理によって第２のポリシリコン膜１９ａ、１９ｂがシリサイド化され、第１のシリサイド化反応抑制層１８ａ、１８ｂまでシリサイド化反応を進めることができる。この結果、ゲート長が相対的に広いゲート電極２２ａ上には第２のコバルトシリサイド膜２４ａが形成され、ゲート長が相対的に細いゲート電極２２ｂ上には第２のコバルトシリサイド膜２４ｂが形成され、高濃度ソース・ドレイン領域８上に第２のコバルトシリサイド膜２４ｃが形成されたＭＩＳＦＥＴを得ることができる。
【００５５】
本実施形態によれば、サリサイドプロセス前のゲート電極２２ａ、２２ｂの構造を第１のポリシリコン膜３ａ、３ｂと第１のシリサイド化反応抑制層１８ａ、１８ｂと第２のポリシリコン膜１９ａ、１９ｂと第２のシリサイド化反応抑制層２０ａ、２０ｂと第３のポリシリコン膜２１ａ、２１ｂからなる積層膜にすることによって、第２の実施形態と同様な効果を得ることができる。さらに、第１のシリサイド化反応抑制層１８ａ、１８ｂと第２のシリサイド化反応抑制層２０ａ、２０ｂとを設けることによって、確実にシリサイド化反応を第１のシリサイド化反応抑制層１８ａ、１８ｂによって抑制することができる。
【００５６】
なお、第１のシリサイド化反応抑制層１８ａ、１８ｂは、シリサイド膜でもよく、第２のコバルトシリサイド膜２４ａ、２４ｂが形成された時の界面抵抗を低減することができる。さらに、第２のポリシリコン膜１９を形成した後、第１のシリサイド化反応抑制層１８が絶縁膜の場合、シリコンイオン等のイオン注入によってその絶縁性を破壊することによって、界面抵抗の低減を図っても良い。また、第２のポリシリコン膜１９の変わりに、アモルファスシリコン膜（堆積温度５１０℃）でもよく、後工程の熱処理によって通常のポリシリコン膜よりもグレインサイズの大きいポリシリコン膜を形成することができる。
【００５７】
図４は、コバルトシリサイド膜形成後におけるシート抵抗のゲート長依存性を示す図である。図４において、黒丸は図５に示すような従来技術におけるゲート長依存性、白丸は図１に示すような本発明の第１の実施形態におけるゲート長依存性を示したものである。図４に示すように、従来の技術では、ゲート長が細くなるにしたがってシート抵抗のばらつきが大きくなっているのに対して、本発明によればシート抵抗のばらつきが小さく、ゲート長の寸法に依存せず、ほぼ一定の抵抗値で安定している。
【００５８】
また、第１〜第３の実施形態では、同一活性領域上にゲート長が相対的に広いゲート電極とゲート長が相対的に細いゲート電極とを形成したが、それぞれ素子分離絶縁膜に囲まれた別々の活性領域上に形成しても良い。
【００５９】
【発明の効果】
本発明によれば、ゲート電極をグレイン境界あるいはシリサイド化反応抑制層を有するポリシリコン膜からなる多層構造にすることにより、ゲート電極上に形成されるシリサイド膜の熱凝集を抑制し、シリサイド膜の低抵抗化を図ることができる。しかも、シリサイド化反応を自己整合的に抑制することができるので、ゲート電極寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図４】コバルトシリサイド膜形成後におけるシート抵抗のゲート長依存性を示す図
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
１半導体基板
２ゲート絶縁膜
３、３ａ、３ｂ第１のポリシリコン膜
４、４ａ、４ｂ第２のポリシリコン膜
５グレイン境界
６ａ、６ｂゲート電極
７サイドウォール
８高濃度ソース・ドレイン領域
９コバルト膜
１０ａ、１０ｂ、１０ｃ第１のコバルトシリサイド膜
１１ａ、１１ｂ、１１ｃ第２のコバルトシリサイド膜
１３、１３ａ、１３ｂシリサイド化反応抑制層
１４、１４ａ、１４ｂ第２のポリシリコン膜
１５ａ、１５ｂゲート電極
１６ａ、１６ｂ、１６ｃ第１のコバルトシリサイド膜
１７ａ、１７ｂ、１７ｃ第２のコバルトシリサイド膜
１８、１８ａ、１８ｂ第１のシリサイド化反応抑制層
１９、１９ａ、１９ｂ第２のポリシリコン膜
２０、２０ａ、２０ｂ第２のシリサイド化反応抑制層
２１、２１ａ、２１ｂ第３のポリシリコン膜
２２ａ、２２ｂゲート電極
２３ａ、２３ｂ、２３ｃ第１のコバルトシリサイド膜
２４ａ、２４ｂ、２４ｃ第２のコバルトシリサイド膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a MIS transistor (hereinafter, referred to as a MISFET) having a silicide film formed on a source / drain region and a gate electrode, and a method of manufacturing the same. is there.
[0002]
[Prior art]
In recent years, with the increase in the degree of integration of semiconductor integrated circuits, the size of the gate electrode of a MISFET has been reduced, and the thickness of the gate electrode has been reduced. Further, in order to reduce the resistance of the gate electrode and the source / drain region, a silicide film is selectively formed on the gate electrode and the source / drain region by using a salicide process (for example, Patent Document 1). reference).
[0003]
Hereinafter, a method for manufacturing a semiconductor device using a conventional salicide process will be described.
[0004]
FIGS. 5A to 5E are cross-sectional views showing the steps of manufacturing a semiconductor device using a conventional salicide process.
[0005]
First, in the step shown in FIG. 5A, a trench-type element isolation insulating film (not shown) surrounding the active region is formed on the semiconductor substrate 101, and then a silicon oxide film is formed on the active region of the semiconductor substrate 101. A gate insulating film 102 and a polysilicon film are sequentially formed. Thereafter, the polysilicon film is patterned by lithography and dry etching to form a gate electrode 103a having a relatively large gate length and a gate electrode 103b having a relatively small gate length on the gate insulating film 102. Thereafter, low concentration impurity ions are implanted into the active region using the gate electrodes 103a and 103b as a mask, and a low concentration source / drain region (not shown) having a shallow diffusion depth is formed below the gate electrodes 103a and 103b. Formed in a self-aligned manner.
[0006]
Next, in the step shown in FIG. 5B, after depositing an oxide film on the substrate by the CVD method, this oxide film is etched back to form a side surface made of the oxide film on the side surfaces of the gate electrodes 103a and 103b. A wall 104 is formed. Thereafter, high concentration impurity ions are implanted into the active region using the gate electrodes 103a and 103b and the side wall 104 as a mask, and a high concentration source / drain region 105 is formed in a self-alignment manner under the side wall 104. . Thereafter, a short-time heat treatment at 1000 ° C. for 10 seconds is performed to activate the impurities in the high-concentration source / drain regions 105.
[0007]
Next, in a step shown in FIG. 5C, after depositing a cobalt film 106 on the substrate by sputtering, a titanium nitride film (not shown) is deposited on the cobalt film 106.
[0008]
Next, in a step shown in FIG. 5D, a first short-time heat treatment (RTA) is performed on the semiconductor substrate 101 at 500 ° C. for 60 seconds in a nitrogen gas atmosphere, and the gate electrodes 103a and 103b and the high-concentration source Reacting silicon (Si) and cobalt (Co) in the exposed portion of the drain region 105 to form cobalt-rich first cobalt silicide films 107a, 107b, 107c (CoSi and Co); ₂ (A mixture with Si). At this time, the portion of the cobalt film 106 located on the insulating film such as the sidewall 104 and the element isolation insulating film is not silicided, and the cobalt film 106 remains unreacted. Thereafter, by selectively removing the titanium nitride film and the unreacted cobalt film 106 using a solution such as a mixed solution of sulfuric acid and hydrogen peroxide, the gate electrodes 103a and 103b and the high-concentration source The first cobalt silicide films 107a, 107b and 107c are selectively left on the drain region 105.
[0009]
Next, in a step shown in FIG. 5E, a second short-time heat treatment (RTA) is performed on the semiconductor substrate 101 at 850 ° C. for 60 seconds in a nitrogen gas atmosphere, and the first cobalt silicide films 107a and 107b are formed. , 107c are replaced with structurally stable second cobalt silicide films 108a, 108b, 108c (CoSi ₂ Film).
[0010]
According to this manufacturing method, the second cobalt silicide film 108a is formed on the gate electrode 103a having a relatively large gate length, and the second cobalt silicide film 108a is formed on the gate electrode 103b having a relatively small gate length. Thus, an MISFET in which the second cobalt silicide film 108c is formed on the high-concentration source / drain region 105 can be obtained.
[0011]
[Patent Document 1]
JP-A-7-211903 (page 4-5, FIG. 1)
[0012]
[Problems to be solved by the invention]
However, the conventional method for manufacturing a semiconductor device using the salicide process as described above has the following disadvantages.
[0013]
As the source / drain regions become shallower, the junction leakage current due to the formation of a silicide film increases. The cause of the increase in the junction leak current is considered to be abnormal diffusion of cobalt into the source / drain regions. This abnormal diffusion can be eliminated by increasing the annealing temperature of the second short-time heat treatment. Conventionally, an increase in the junction leak has been suppressed by increasing the annealing temperature. However, an increase in the annealing temperature depends on CoSi ₂ Thermal aggregation (CoSi ₂ CoSi to make the film discontinuous) ₂ The sheet resistance of the membrane increases. This thermal aggregation is caused by CoSi ₂ Since it easily occurs on polysilicon having a large roughness of the film, it is particularly difficult to suppress an increase in sheet resistance on the polysilicon gate electrode.
[0014]
Another problem is that the thickness of the cobalt silicide film varies depending on the gate size. When the dimensions of the gate electrode are reduced along with the device scaling, as shown in FIG. 5E, the gate is moved to the second cobalt silicide film 108a on the gate electrode 103a having a relatively large gate length. The thickness of the second cobalt silicide film 108b on the gate electrode 103b having a relatively small length is increased. Therefore, the sheet resistance of the gate electrode changes in principle depending on the gate size, and circuit design becomes difficult. In addition, when the polysilicon film thickness of the gate electrode is reduced according to the scaling rule, the cobalt silicide film may reach the gate insulating film. Thereby, the reliability (TDDB, QBD, etc.) of the gate insulating film is reduced.
[0015]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having a silicide film having a low resistance and a uniform thickness which does not depend on the dimensions of a gate electrode, in which thermal aggregation is suppressed, and a method for manufacturing the same.
[0016]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a semiconductor substrate, a gate insulating film formed on the semiconductor substrate, a first gate electrode formed on the gate insulating film, and a semiconductor device formed on the first gate electrode. A first silicide film formed on the first polysilicon film, wherein the first gate electrode reacts with a first polysilicon film formed on the gate insulating film and a silicide reaction formed on the first polysilicon film. A first silicidation reaction suppression layer, wherein the first silicide film is formed on the first silicidation reaction suppression layer.
[0017]
According to this configuration, the first silicidation reaction suppression layer serves as a layer for suppressing the silicidation reaction toward the first polysilicon film, and therefore, the first silicide film is in contact with the first silicidation reaction suppression layer. The thickness of the film in which the unevenness of the interface is reduced is uniform, and heat aggregation is difficult. This makes it possible to obtain a semiconductor device having a silicide film having a low resistance and a uniform thickness independent of the dimensions of the gate electrode, with suppressed thermal aggregation.
[0018]
In the above semiconductor device, a second gate electrode formed on the gate insulating film and having a gate length smaller than the first gate electrode, and a second silicide film formed on the second gate electrode Wherein the second gate electrode further comprises: a second polysilicon film formed on the gate insulating film; and a second polysilicon film for suppressing a silicide reaction formed on the second polysilicon film. A silicidation reaction suppression layer, wherein the second silicide film is formed on the second silicidation reaction suppression layer, and wherein the second silicide film is the same as the first silicide film. It is a film thickness.
[0019]
The silicidation reaction suppression layer is a layer in which at least one of Si, N, Ge, In, and Sb is introduced into an upper region of the polysilicon film, or a silicide layer.
[0020]
The method of manufacturing a semiconductor device according to the present invention comprises the steps of: (a) forming a gate insulating film on a semiconductor substrate; (b) forming a first polysilicon film on the gate insulating film; (C) forming a first silicon film on the polysilicon film, (d) forming a gate electrode by patterning the first polysilicon film and the first silicon film, The method includes a step (e) of forming a sidewall on the side surface of the gate electrode, and a step (f) of forming a silicide film on the gate electrode.
[0021]
According to this structure, the structure of the gate electrode is a laminated film composed of the first polysilicon film and the first silicon film, so that only silicidation reaction occurs with the first silicon film during silicidation. Thus, a silicide film is formed. Thereby, the unevenness at the interface between the silicide film and the first polysilicon film is reduced, and the silicide film is less likely to thermally aggregate. This makes it possible to obtain a semiconductor device having a silicide film having a low resistance and a uniform thickness independent of the dimensions of the gate electrode, with suppressed thermal aggregation.
[0022]
In the method of manufacturing a semiconductor device, the first silicon film is an amorphous silicon film, and after the step (c) and before the step (f), a heat treatment is performed on the amorphous silicon film, A step of converting the amorphous silicon film into a second polysilicon film having a larger grain size than the first polysilicon film. According to this configuration, due to the difference in grain size, the grain boundary between the first polysilicon film and the second polysilicon film (which is obtained by heat-treating the amorphous silicon film) is formed more clearly, so that the thermal aggregation is more likely. A difficult silicide film can be formed.
[0023]
In the method for manufacturing a semiconductor device, the silicide film in the step (f) is formed by a silicidation reaction with the first silicon film of the gate electrode, and the first polysilicon film and the first Is formed along the grain boundary with the silicon film.
[0024]
In the method of manufacturing a semiconductor device, after the step (b) and before the step (c), a step of forming a silicidation reaction suppression layer capable of suppressing a silicidation reaction on the first polysilicon film The step (c), the first silicon film is formed on the silicidation reaction suppression layer, and in the step (d), the first polysilicon film, the silicidation reaction suppression layer And patterning the first silicon film to form the gate electrode, wherein the silicide film in the step (f) reacts with the first silicon film of the gate electrode by the silicidation to form the silicide. It is formed on the reaction suppression layer. According to this configuration, since the silicidation reaction suppression layer serves as a silicidation reaction suppression layer toward the first polysilicon film, the silicide film is a film in which unevenness at the interface with the silicidation reaction suppression layer is reduced. It has a uniform thickness and is less likely to thermally aggregate. This makes it possible to obtain a semiconductor device having a silicide film having a low resistance and a uniform thickness independent of the dimensions of the gate electrode, with suppressed thermal aggregation.
[0025]
The silicidation reaction suppression layer is formed by introducing at least one of Si, N, Ge, In, and Sb into an upper region of the first polysilicon film.
[0026]
In the method of manufacturing a semiconductor device, after the step (b) and before the step (c), a first silicidation reaction suppressing layer capable of suppressing a silicidation reaction is formed on the first polysilicon film. Forming, forming a second silicon film on the first silicidation reaction suppressing layer, and forming a second silicidation reaction suppressing layer on the second silicon film. Forming the first silicon film on the second silicidation reaction suppressing layer in the step (c); and forming the first polysilicon film and the first silicidation in the step (d). Patterning the reaction suppression layer, the second silicon film, the second silicidation reaction suppression layer, and the first silicon film to form the gate electrode, wherein the silicide film in the step (f) is Game The second silicide film of the electrode, the second silicidation reaction suppression layer and react the first silicon film and silicide, is formed on the first silicide reaction inhibition layer.
[0027]
In the method of manufacturing a semiconductor device, in the step (f), the first heat treatment causes a silicidation reaction between the metal film and the first silicon film to form a first silicidation reaction on the second silicidation reaction suppression layer. Forming a silicide film; and, after removing the metal film, converting the first silicide film into a structurally stable silicide film by a second heat treatment.
[0028]
The method for manufacturing a semiconductor device includes a step of forming the second silicidation reaction suppression layer into an amorphous state by ion implantation after forming the first silicide film and before the second heat treatment.
[0029]
In the method of manufacturing a semiconductor device, the second silicon film is an amorphous silicon film.
[0030]
In the method for manufacturing a semiconductor device, the first silicidation reaction suppression layer and the second silicidation reaction suppression layer may include Si, N, and Si in an upper region of the first polysilicon film and the second silicon film. It is formed by introducing at least one impurity of Ge, In, and Sb.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0032]
(1st Embodiment)
FIGS. 1A to 1E are cross-sectional views illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
[0033]
First, in a step shown in FIG. 1A, a trench-type element isolation insulating film (not shown) surrounding an active region is formed in a semiconductor substrate 1, and then a silicon film having a thickness of about 3 nm is formed on the active region of the semiconductor substrate 1. A gate insulating film 2 made of an oxide film is formed. Thereafter, a first polysilicon film 3 having a thickness of 100 nm is deposited on the gate insulating film 2 at a deposition temperature of 610 ° C. After that, a second polysilicon film 4 having a thickness of 35 nm is deposited on the first polysilicon film 3 at a deposition temperature of 610 ° C. Here, a grain boundary 5 of polysilicon is formed between the first polysilicon film 3 and the second polysilicon film 4.
[0034]
Next, in the step shown in FIG. 1B, the first polysilicon film 3 and the second polysilicon film 4 are patterned by lithography and dry etching, and the gate length is relatively formed on the gate insulating film 2. And a gate electrode 6b having a relatively narrow gate length. Here, the gate electrode 6a is formed of a laminated film of the first polysilicon film 3a and the second polysilicon film 4a, and the gate electrode 6b is formed of the first polysilicon film 3b and the second polysilicon film 4b. It is composed of a laminated film. Thereafter, low concentration impurity ions are implanted into the active region using the gate electrodes 6a and 6b as masks, and a low concentration source / drain region (not shown) having a shallow diffusion depth is formed below the gate electrodes 6a and 6b. Formed in a self-aligned manner.
[0035]
Next, in the step shown in FIG. 1C, an oxide film having a thickness of about 70 nm is deposited on the entire surface of the substrate by the CVD method, and this oxide film is etched back to form a film on the side surfaces of the gate electrodes 6a and 6b. Then, a sidewall 7 made of an oxide film is formed. Thereafter, high concentration impurity ions are implanted into the active region using the gate electrodes 6a and 6b and the side wall 7 as a mask, thereby forming a high concentration source / drain region 8 below the side wall 7 in a self-aligned manner. . Here, in the case of a P-type MISFET, boron (B ⁺ ) With an implantation dose of 3 × 10 ^Fifteen atoms / cm ² Then, ion implantation is performed under an implantation condition of an implantation energy of 5 keV, and in the case of an N-type MISFET, arsenic (As ⁺ ) At an implantation dose of 4 × 10 ^Fifteen atoms / cm ² The ion implantation is performed under an implantation condition of an implantation energy of 50 keV. Thereafter, in order to activate the impurities in the high-concentration source / drain regions 8, a short-time heat treatment at 1000 ° C. for 10 seconds is performed.
[0036]
Next, in a step shown in FIG. 1D, an 8 nm-thick cobalt film 9 is deposited on the substrate by sputtering, and then a titanium nitride film (not shown) is deposited on the cobalt film 9. Thereafter, a first short-time heat treatment (RTA) is performed on the semiconductor substrate 1 at 500 ° C. for 60 seconds in an atmosphere of nitrogen gas, and the exposed portions of the gate electrodes 6 a and 6 b and the high-concentration source / drain regions 8 are exposed. By reacting silicon (Si) and cobalt (Co), cobalt-rich first cobalt silicide films 10a, 10b, 10c (CoSi and Co ₂ (A mixture with Si). At this time, the first cobalt silicide films 10a and 10b are formed by a silicidation reaction with a part of the second polysilicon films 4a and 4b of the gate electrodes 6a and 6b. Further, portions of the cobalt film 9 located on the insulating film such as the sidewalls 7 and the element isolation insulating film are not silicided, and the cobalt film 9 remains unreacted.
[0037]
Next, in the step shown in FIG. 1E, the titanium nitride film and the cobalt film 9 remaining unreacted are selectively removed by using a solution such as a mixed solution of sulfuric acid and hydrogen peroxide solution. The first cobalt silicide films 10a, 10b and 10c are selectively left on the gate electrodes 6a and 6b and the high concentration source / drain regions 8. Thereafter, a second short-time heat treatment (RTA) is performed on the semiconductor substrate 1 at 850 ° C. for 60 seconds in a nitrogen gas atmosphere to convert the first cobalt silicide films 10a, 10b, and 10c into the second structurally stable second film. Cobalt silicide films 11a, 11b, 11c (CoSi ₂ Film). As a result, a second cobalt silicide film 11a is formed on the gate electrode 6a having a relatively large gate length, and a second cobalt silicide film 11b is formed on the gate electrode 6b having a relatively small gate length. Thus, an MISFET in which the second cobalt silicide film 11c is formed on the high concentration source / drain region 8 can be obtained.
[0038]
According to the present embodiment, the structure of the gate electrodes 6a and 6b before the salicide process is a laminated film composed of the first polysilicon films 3a and 3b and the second polysilicon films 4a and 4b. At this time, the second cobalt silicide films 11a and 11b are formed only by the silicidation reaction with the second polysilicon films 4a and 4b. Thereby, the unevenness of the interface between the second cobalt silicide films 11a and 11b and the first polysilicon films 3a and 3b (some of the second polysilicon films 4a and 4b may remain) is reduced. The second cobalt silicide films 11a and 11b are less likely to thermally aggregate. Moreover, the second cobalt silicide film 11a on the gate electrode 6a having a relatively large gate length and the second cobalt silicide film 11b on the gate electrode 6b having a relatively small gate length are independent of the gate size. Are formed with substantially the same film thickness. This is because cobalt is easily diffused along the polysilicon grains during silicidation, so that the first polysilicon films 3a and 3b and the second polysilicon film 4a are formed in the step shown in FIG. , 4b along the grain boundaries 5 ₂ A film is formed. That is, since the silicidation reaction in the gate electrodes 6a and 6b is suppressed by the grain boundary 5, the silicidation reaction hardly occurs with the first polysilicon films 3a and 3b, so that the second cobalt silicide films 11a and 11b It is formed in a shape along the grain boundary 5.
[0039]
Further, instead of the second polysilicon film 4, an amorphous silicon film (a deposition temperature of 510 ° C.) may be used, and a polysilicon film having a larger grain size than a normal polysilicon film can be formed by a heat treatment in a later process. . As a result, a grain boundary between the first polysilicon film and the second polysilicon film (which is obtained by heat-treating the amorphous silicon film) is more clearly formed due to the difference in grain size, so that the silicide film is less likely to thermally aggregate. Can be formed.
[0040]
(Second embodiment)
FIGS. 2A to 2E are cross-sectional views illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
[0041]
First, in a step shown in FIG. 2A, a trench-type element isolation insulating film (not shown) surrounding an active region is formed in the semiconductor substrate 1, and then a silicon having a thickness of about 3 nm is formed on the active region of the semiconductor substrate 1. A gate insulating film 2 made of an oxide film is formed. Thereafter, a first polysilicon film 3 having a thickness of 100 nm is deposited on the gate insulating film 2 at a deposition temperature of 610 ° C. Thereafter, silicon ions or silicon molecules as impurity ions are implanted into the surface of the first polysilicon film 3 at a dose of 1 × 10 4. ^Fifteen ~ 5 × 10 ¹⁶ atoms / cm ² Then, ion implantation is performed under an implantation condition of an implantation energy of 1 to 20 keV to form a silicidation reaction suppression layer 13. After that, a second polysilicon film 14 having a thickness of 35 nm is deposited on the silicidation reaction suppression layer 13 at a deposition temperature of 610 ° C.
[0042]
Next, in the step shown in FIG. 2B, the first polysilicon film 3, the silicidation reaction suppressing layer 13 and the second polysilicon film 14 are patterned by lithography and dry etching to form the gate insulating film 2 A gate electrode 15a having a relatively large gate length and a gate electrode 15b having a relatively small gate length are formed thereon. Here, the gate electrode 15a is composed of a laminated film of the first polysilicon film 3a, the silicidation reaction suppressing layer 13a and the second polysilicon film 14a, and the gate electrode 15b is composed of the first polysilicon film 3b and the silicide. It is composed of a laminated film of the oxidation reaction suppressing layer 13b and the second polysilicon film 14b. Thereafter, low concentration impurity ions are implanted into the active region using the gate electrodes 15a and 15b as masks, and a low concentration source / drain region (not shown) having a shallow diffusion depth is formed beneath the gate electrodes 15a and 15b. Formed in a self-aligned manner.
[0043]
Next, in a step shown in FIG. 2C, an oxide film having a thickness of about 70 nm is deposited on the entire surface of the substrate by the CVD method, and this oxide film is etched back to form a film on the side surfaces of the gate electrodes 15a and 15b. Then, a sidewall 7 made of an oxide film is formed. Thereafter, high concentration impurity ions are implanted into the active region using the gate electrodes 15a and 15b and the side wall 7 as a mask, and the high concentration source / drain region 8 is formed below the side wall 7 in a self-aligned manner. . Here, in the case of a P-type MISFET, boron (B ⁺ ) With an implantation dose of 3 × 10 ^Fifteen atoms / cm ² Then, ion implantation is performed under an implantation condition of an implantation energy of 5 keV, and in the case of an N-type MISFET, arsenic (As ⁺ ) At an implantation dose of 4 × 10 ^Fifteen atoms / cm ² The ion implantation is performed under an implantation condition of an implantation energy of 50 keV. Thereafter, in order to activate the impurities in the high-concentration source / drain regions 8, a short-time heat treatment at 1000 ° C. for 10 seconds is performed.
[0044]
Next, in a step shown in FIG. 2D, an 8 nm-thick cobalt film 9 is deposited on the substrate by sputtering, and then a titanium nitride film (not shown) is deposited on the cobalt film 9. Thereafter, the semiconductor substrate 1 is subjected to a first short-time heat treatment (RTA) at 500 ° C. for 60 seconds in a nitrogen gas atmosphere, and the exposed portions of the gate electrodes 15 a and 15 b and the high-concentration source / drain regions 8 are exposed. By reacting silicon (Si) and cobalt (Co), cobalt-rich first cobalt silicide films 16a, 16b, 16c (CoSi and Co ₂ (A mixture with Si). At this time, the first cobalt silicide films 16a and 16b are formed by a silicidation reaction with a part of the second polysilicon films 14a and 14b of the gate electrodes 15a and 15b. Further, portions of the cobalt film 9 located on the insulating film such as the sidewalls 7 and the element isolation insulating film are not silicided, and the cobalt film 9 remains unreacted.
[0045]
Next, in a step shown in FIG. 2E, the titanium nitride film and the cobalt film 9 remaining unreacted are selectively removed by using a solution such as a mixed solution of sulfuric acid and hydrogen peroxide solution. The first cobalt silicide films 16a, 16b and 16c are selectively left on the gate electrodes 15a and 15b and the high concentration source / drain regions 8. After that, a second short-time heat treatment (RTA) is performed on the semiconductor substrate 1 at 850 ° C. for 60 seconds in a nitrogen gas atmosphere to convert the first cobalt silicide films 16a, 16b, and 16c to the second structurally stable second film. Cobalt silicide films 17a, 17b, 17c (CoSi ₂ Film). As a result, a second cobalt silicide film 17a is formed on the gate electrode 15a having a relatively large gate length, and a second cobalt silicide film 17b is formed on the gate electrode 15b having a relatively small gate length. Thus, an MISFET in which the second cobalt silicide film 17c is formed on the high concentration source / drain region 8 can be obtained.
[0046]
According to the present embodiment, the structure of the gate electrodes 15a and 15b before the salicide process is formed by stacking the first polysilicon films 3a and 3b, the silicidation reaction suppression layers 13a and 13b, and the second polysilicon films 14a and 14b. By forming the film, the silicidation reaction suppressing layers 13a and 13b become a layer for suppressing the silicidation reaction toward the first polysilicon films 3a and 3b. Thus, second cobalt silicide films 17a and 17b are formed. As a result, the second cobalt silicide films 17a and 17b and the silicidation reaction suppression layers 13a and 13b (part of the second polysilicon films 14a and 14b remain or the silicidation reaction suppression layers 13a and 13b (Although some may be silicided, the degree thereof is small), the unevenness at the interface with the interface is reduced, and the second cobalt silicide films 17a and 17b are less likely to thermally aggregate. Moreover, the second cobalt silicide film 17a on the gate electrode 15a having a relatively large gate length and the second cobalt silicide film 17b on the gate electrode 15b having a relatively small gate length are independent of the gate size. Are formed with substantially the same film thickness.
[0047]
Note that the silicidation reaction suppression layer is formed of ions of an element (for example, nitrogen (N), germanium (Ge), indium (In), or antimony (Sb)) capable of suppressing the introduction of silicon by a plasma doping method or the diffusion of cobalt. It may be formed by injection. Further, the silicidation reaction suppressing layer may be formed of an insulating film having a thickness of 2 nm or less, or a silicide film. Further, after forming an insulating film on the first polysilicon film, an impurity such as silicon ion may be ion-implanted into the first polysilicon film through the insulating film to form a silicidation reaction suppressing layer.
[0048]
Further, instead of the second polysilicon film 14, an amorphous silicon film (a deposition temperature of 510 ° C.) may be used, and a polysilicon film having a larger grain size than a normal polysilicon film can be formed by a heat treatment in a later process. . As a result, a grain boundary between the first polysilicon film and the second polysilicon film (which is obtained by heat-treating the amorphous silicon film) is more clearly formed due to the difference in grain size, so that the silicide film is less likely to thermally aggregate. Can be formed.
[0049]
(Third embodiment)
FIGS. 3A to 3E are cross-sectional views illustrating the steps of manufacturing the semiconductor device according to the third embodiment of the present invention.
[0050]
First, in a step shown in FIG. 3A, a trench-type element isolation insulating film (not shown) surrounding an active region is formed in the semiconductor substrate 1, and then a silicon having a thickness of about 3 nm is formed on the active region of the semiconductor substrate 1. A gate insulating film 2 made of an oxide film is formed. Thereafter, a first polysilicon film 3 having a thickness of 100 nm is deposited on the gate insulating film 2 at a deposition temperature of 610 ° C. Thereafter, silicon ions or silicon molecules as impurity ions are implanted into the surface of the first polysilicon film 3 at a dose of 1 × 10 4. ^Fifteen ~ 5 × 10 ¹⁶ atoms / cm ² Then, ion implantation is performed under implantation conditions of an implantation energy of 1 to 20 keV to form a first silicidation reaction suppression layer 18. Thereafter, a second polysilicon film 19 having a thickness of 15 nm is deposited on the first silicidation reaction suppression layer 18 at a deposition temperature of 610 ° C. Thereafter, silicon ions or silicon molecules are implanted as impurity ions into the surface of the second polysilicon film 19 at a dose of 1 × 10 3. ^Fifteen ~ 5 × 10 ¹⁶ atoms / cm ² Then, ion implantation is performed under implantation conditions of implantation energy of 1 to 10 keV to form the second silicidation reaction suppression layer 20. After that, a third polysilicon film 21 having a thickness of 15 nm is deposited on the second silicidation reaction suppression layer 20 at a deposition temperature of 610 ° C.
[0051]
Next, in the step shown in FIG. 3B, the first polysilicon film 3, the first silicidation reaction suppressing layer 18, the second polysilicon film 19, and the second silicidation are formed by lithography and dry etching. The reaction suppression layer 20 and the third polysilicon film 21 are patterned to form a gate electrode 22 a having a relatively large gate length and a gate electrode 22 b having a relatively small gate length on the gate insulating film 2. Here, the gate electrode 22a is composed of the first polysilicon film 3a, the first silicidation reaction suppression layer 18a, the second polysilicon film 19a, the second silicidation reaction suppression layer 20a, and the third polysilicon film. The gate electrode 22b is composed of a first polysilicon film 3b, a first silicidation reaction suppression layer 18b, a second polysilicon film 19b, a second silicidation reaction suppression layer 20b, and a third electrode 21b. Of the polysilicon film 21b. Thereafter, low concentration impurity ions are implanted into the active region using the gate electrodes 22a and 22b as a mask, and a low concentration source / drain region (not shown) having a shallow diffusion depth is formed below the gate electrodes 22a and 22b. Formed in a self-aligned manner.
[0052]
Next, in the step shown in FIG. 3C, an oxide film having a thickness of about 70 nm is deposited on the entire surface of the substrate by the CVD method, and the oxide film is etched back to form a film on the side surfaces of the gate electrodes 22a and 22b. Then, a sidewall 7 made of an oxide film is formed. Thereafter, high concentration impurity ions are implanted into the active region using the gate electrodes 22a and 22b and the side wall 7 as a mask, and the high concentration source / drain region 8 is formed in a self-aligned manner under the side wall 7 side. . Here, in the case of a P-type MISFET, boron (B ⁺ ) With an implantation dose of 3 × 10 ^Fifteen atoms / cm ² Then, ion implantation is performed under an implantation condition of an implantation energy of 5 keV, and in the case of an N-type MISFET, arsenic (As ⁺ ) At an implantation dose of 4 × 10 ^Fifteen atoms / cm ² The ion implantation is performed under an implantation condition of an implantation energy of 50 keV. Thereafter, in order to activate the impurities in the high-concentration source / drain regions 8, a short-time heat treatment at 1000 ° C. for 10 seconds is performed.
[0053]
Next, in a step shown in FIG. 3D, an 8 nm-thick cobalt film 9 is deposited on the substrate by sputtering, and then a titanium nitride film (not shown) is deposited on the cobalt film 9. Thereafter, a first short-time heat treatment (RTA) is performed on the semiconductor substrate 1 at 500 ° C. for 60 seconds in a nitrogen gas atmosphere, and the exposed portions of the gate electrodes 22 a and 22 b and the high-concentration source / drain regions 8 are exposed. By reacting silicon (Si) and cobalt (Co), cobalt-rich first cobalt silicide films 23a, 23b and 23c (CoSi and Co ₂ (A mixture with Si). At this time, the first cobalt silicide films 23a and 23b are formed by a silicidation reaction with the third polysilicon films 21a and 21b of the gate electrodes 22a and 22b. Further, portions of the cobalt film 9 located on the insulating film such as the sidewalls 7 and the element isolation insulating film are not silicided, and the cobalt film 9 remains unreacted.
[0054]
Next, in the step shown in FIG. 3E, the titanium nitride film and the cobalt film 9 remaining unreacted are selectively removed by using a solution such as a mixed solution of sulfuric acid and hydrogen peroxide solution. The first cobalt silicide films 23a, 23b and 23c are selectively left on the gate electrodes 22a and 22b and the high concentration source / drain regions 8. Thereafter, silicon ions are implanted into the second silicidation reaction suppression layers 20a and 20b at a dose of 2 × 10 4. ^Fifteen atoms / cm ² Then, ion implantation is performed under an implantation condition of an implantation energy of 15 keV to make the second silicidation reaction suppression layers 20a and 20b amorphous. Thereafter, the semiconductor substrate 1 is subjected to a second short-time heat treatment (RTA) at 850 ° C. for 60 seconds in a nitrogen gas atmosphere to convert the first cobalt silicide films 23a, 23b, and 23c to the second, which are structurally stable. Cobalt silicide films 24a, 24b, 24c (CoSi ₂ Film). At this time, the function of suppressing the silicidation reaction of the second silicidation reaction suppression layers 20a and 20b is reduced by amorphizing the second silicidation reaction suppression layers 20a and 20b. As a result, the second polysilicon films 19a and 19b are silicided, and the silicidation reaction can proceed to the first silicidation reaction suppression layers 18a and 18b. As a result, a second cobalt silicide film 24a is formed on the gate electrode 22a having a relatively large gate length, and a second cobalt silicide film 24b is formed on the gate electrode 22b having a relatively small gate length. Thus, an MISFET in which the second cobalt silicide film 24c is formed on the high concentration source / drain region 8 can be obtained.
[0055]
According to this embodiment, the structures of the gate electrodes 22a and 22b before the salicide process are changed to the first polysilicon films 3a and 3b, the first silicidation reaction suppression layers 18a and 18b, and the second polysilicon films 19a and 19b. The same effect as in the second embodiment can be obtained by forming a laminated film including the first and second silicidation reaction suppression layers 20a and 20b and the third polysilicon films 21a and 21b. Further, by providing the first silicidation reaction suppression layers 18a and 18b and the second silicidation reaction suppression layers 20a and 20b, the silicidation reaction is surely suppressed by the first silicidation reaction suppression layers 18a and 18b. can do.
[0056]
Note that the first silicidation reaction suppression layers 18a and 18b may be silicide films, and the interface resistance when the second cobalt silicide films 24a and 24b are formed can be reduced. Furthermore, after the second polysilicon film 19 is formed, if the first silicidation reaction suppression layer 18 is an insulating film, its insulation is destroyed by ion implantation of silicon ions or the like, thereby reducing interface resistance. You can try it. Further, instead of the second polysilicon film 19, an amorphous silicon film (a deposition temperature of 510 ° C.) may be used, and a polysilicon film having a larger grain size than a normal polysilicon film can be formed by a heat treatment in a later process. .
[0057]
FIG. 4 is a diagram showing the gate length dependence of the sheet resistance after the formation of the cobalt silicide film. In FIG. 4, a black circle shows the gate length dependency in the conventional technique as shown in FIG. 5, and a white circle shows the gate length dependency in the first embodiment of the present invention as shown in FIG. As shown in FIG. 4, in the conventional technique, the variation in the sheet resistance increases as the gate length decreases, whereas according to the present invention, the variation in the sheet resistance decreases and the size of the gate length decreases. It does not depend on it and is stable with almost constant resistance value.
[0058]
In the first to third embodiments, the gate electrode having a relatively large gate length and the gate electrode having a relatively small gate length are formed on the same active region. May be formed on different active regions.
[0059]
【The invention's effect】
According to the present invention, by forming the gate electrode into a multilayer structure composed of a polysilicon film having a grain boundary or a silicidation reaction suppression layer, thermal aggregation of the silicide film formed on the gate electrode is suppressed, and Low resistance can be achieved. In addition, since the silicidation reaction can be suppressed in a self-aligned manner, a semiconductor device having a silicide film having a uniform thickness independent of the dimensions of the gate electrode can be formed.
[Brief description of the drawings]
FIGS. 1A to 1E are cross-sectional views illustrating manufacturing steps of a semiconductor device according to a first embodiment of the present invention.
FIGS. 2A to 2E are cross-sectional views illustrating manufacturing steps of a semiconductor device according to a second embodiment of the present invention.
FIGS. 3A to 3E are cross-sectional views illustrating manufacturing steps of a semiconductor device according to a third embodiment of the present invention.
FIG. 4 is a diagram showing gate length dependence of sheet resistance after forming a cobalt silicide film.
5 (a) to 5 (e) are cross-sectional views showing steps of manufacturing a conventional semiconductor device.
[Explanation of symbols]
1 semiconductor substrate
2 Gate insulating film
3, 3a, 3b First polysilicon film
4, 4a, 4b Second polysilicon film
5 Grain boundary
6a, 6b Gate electrode
7 Sidewall
8 High concentration source / drain regions
9 Cobalt film
10a, 10b, 10c First cobalt silicide film
11a, 11b, 11c Second cobalt silicide film
13, 13a, 13b Silicidation reaction suppression layer
14, 14a, 14b Second polysilicon film
15a, 15b Gate electrode
16a, 16b, 16c First cobalt silicide film
17a, 17b, 17c Second cobalt silicide film
18, 18a, 18b First silicidation reaction suppression layer
19, 19a, 19b Second polysilicon film
20, 20a, 20b Second silicidation reaction suppression layer
21, 21a, 21b Third polysilicon film
22a, 22b Gate electrode
23a, 23b, 23c First cobalt silicide film
24a, 24b, 24c Second cobalt silicide film

Claims

A semiconductor substrate;
A gate insulating film formed on the semiconductor substrate,
A first gate electrode formed on the gate insulating film;
A first silicide film formed on the first gate electrode,
The first gate electrode includes a first polysilicon film formed on the gate insulating film, and a first silicidation reaction suppression layer for suppressing a silicide reaction formed on the first polysilicon film. And having
The semiconductor device, wherein the first silicide film is formed on the first silicidation reaction suppression layer.

The semiconductor device according to claim 1,
A second gate electrode formed on the gate insulating film and having a smaller gate length than the first gate electrode;
A second silicide film formed on the second gate electrode,
The second gate electrode includes a second polysilicon film formed on the gate insulating film, and a second silicidation reaction suppression layer for suppressing a silicide reaction formed on the second polysilicon film. Wherein the second silicide film is formed on the second silicidation reaction suppression layer,
The semiconductor device according to claim 1, wherein the second silicide film has the same thickness as the first silicide film.

The semiconductor device according to claim 1, wherein
The semiconductor, wherein the silicidation reaction suppressing layer is a layer in which at least one of Si, N, Ge, In, and Sb is introduced into an upper region of the polysilicon film, or a silicide layer. apparatus.

(A) forming a gate insulating film on a semiconductor substrate;
Forming a first polysilicon film on the gate insulating film (b);
(C) forming a first silicon film on the first polysilicon film;
(D) patterning the first polysilicon film and the first silicon film to form a gate electrode;
(E) forming a sidewall on a side surface of the gate electrode;
(F) forming a silicide film on the gate electrode.

The method for manufacturing a semiconductor device according to claim 4,
The first silicon film is an amorphous silicon film;
After the step (c) and before the step (f), a heat treatment is performed on the amorphous silicon film to convert the amorphous silicon film into a second polysilicon having a grain size larger than that of the first polysilicon film. A method for manufacturing a semiconductor device, comprising a step of converting into a film.

The method for manufacturing a semiconductor device according to claim 4, wherein
The silicide film in the step (f) is formed by a silicidation reaction with the first silicon film of the gate electrode, and is formed at a grain boundary between the first polysilicon film and the first silicon film. A method for manufacturing a semiconductor device, comprising:

The method for manufacturing a semiconductor device according to claim 4, wherein
After the step (b) and before the step (c), the method further includes a step of forming a silicidation reaction suppression layer capable of suppressing a silicidation reaction on the first polysilicon film,
In the step (c), the first silicon film is formed on the silicidation reaction suppression layer,
In the step (d), the gate electrode is formed by patterning the first polysilicon film, the silicidation reaction suppression layer, and the first silicon film.
The method of manufacturing a semiconductor device, wherein the silicide film in the step (f) is formed on the silicidation reaction suppression layer by performing a silicidation reaction with the first silicon film in the gate electrode. .

The method for manufacturing a semiconductor device according to claim 7,
The method of manufacturing a semiconductor device, wherein the silicidation reaction suppression layer is formed by introducing at least one of Si, N, Ge, In, and Sb impurities into an upper region of the first polysilicon film. .

The method for manufacturing a semiconductor device according to claim 4, wherein
After the step (b) and before the step (c), forming a first silicidation reaction suppression layer capable of suppressing a silicidation reaction on the first polysilicon film; Forming a second silicon film on the silicidation reaction suppression layer, and forming a second silicidation reaction suppression layer on the second silicon film,
In the step (c), the first silicon film is formed on the second silicidation reaction suppression layer,
In the step (d), the first polysilicon film, the first silicidation reaction suppression layer, the second silicon film, the second silicidation reaction suppression layer, and the first silicon film are patterned. To form the gate electrode,
In the step (f), the silicide film reacts with the second silicide film, the second silicidation reaction suppression layer, and the first silicon film in the gate electrode to form the first silicide film. A method of manufacturing a semiconductor device, wherein the method is formed on a silicidation reaction suppression layer.

The method for manufacturing a semiconductor device according to claim 9,
Forming a first silicide film on the second silicidation reaction suppression layer by causing a silicidation reaction between the metal film and the first silicon film by a first heat treatment in the step (f); Converting the first silicide film into the structurally stable silicide film by a second heat treatment after the metal film is removed, and forming the silicide film. .

The method of manufacturing a semiconductor device according to claim 10,
A step of amorphizing the second silicidation reaction suppression layer by ion implantation after forming the first silicide film and before the second heat treatment. Method.

The method of manufacturing a semiconductor device according to claim 9,
The method of manufacturing a semiconductor device, wherein the second silicon film is an amorphous silicon film.

The method of manufacturing a semiconductor device according to claim 9,
The first silicidation reaction suppression layer and the second silicidation reaction suppression layer have at least one of Si, N, Ge, In, and Sb in an upper region of the first polysilicon film and the second silicon film. A method for manufacturing a semiconductor device, wherein the method is performed by introducing one impurity.