JP2007129186A

JP2007129186A - Semiconductor device and its manufacturing method

Info

Publication number: JP2007129186A
Application number: JP2006175777A
Authority: JP
Inventors: Naoki Kotani; 直樹粉谷; Gen Okazaki; 玄岡崎; Shinji Takeoka; 慎治竹岡; Junji Hirase; 順司平瀬; Tsuguo Sebe; 紹夫瀬部; Kazuhiko Aida; 和彦相田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-06
Filing date: 2006-06-26
Publication date: 2007-05-24

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the capacitance in a gate electrode that has been fully silicided. <P>SOLUTION: The semiconductor device comprises an element isolation region 12, formed in a semiconductor substrate 11, an active region 11a consisting of the semiconductor substrate 11 surrounded by the element isolation region 12, a gate insulating film 13 formed on the active region 11a, and a gate electrode 15, formed by mounting the active region 11a and adjacent element isolation region 12. The gate electrode 15 comprises a first portion, which is arranged on the active region 11a via the gate insulating film 13, consisting of a silicide region on the limited entire region in the thickness direction; and a second portion which is prepared on the element isolation region 12, consisting of silicon region and the silicide region, formed so that it covers the silicon region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特にフルシリサイド（fully silicided:ＦＵＳＩ）化されたゲート電極を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a fully silicided (FUSI) gate electrode and a manufacturing method thereof.

近年、半導体装置分野において、素子の急速な微細化による高速化及び低消費電力が進んでいる。それに伴い、トランジスタ能力の向上が急務となっているが、従来の素子の微細化だけではトランジスタ能力の向上が図れない状況になってきている。 In recent years, in the semiconductor device field, high speed and low power consumption due to rapid miniaturization of elements have been advanced. Along with this, improvement of transistor capability has become an urgent task, but it has become a situation where improvement of transistor capability cannot be achieved only by miniaturization of conventional elements.

そこで、ＭＩＳ(metal insulator semiconductor）トランジスタにおいては、ゲート絶縁膜を高誘電体（ｈｉｇｈ−ｋ）膜とし、ゲート電極をフルメタル化することにより、ゲートリーク電流の低減とトランジスタの駆動能力の向上との両立を図ろうとしている。 Therefore, in a MIS (metal insulator semiconductor) transistor, the gate insulating film is a high dielectric (high-k) film and the gate electrode is made full metal, thereby reducing the gate leakage current and improving the driving capability of the transistor. We are trying to achieve both.

図１６（ａ）及び図１６（ｂ）は従来のＭＩＳトランジスタの製造方法におけるＦＵＳＩ化工程であって、（ａ）はゲート幅方向の断面構成を示し、（ｂ）はゲート長方向の断面構成を示している（例えば、非特許文献１を参照。）。図１６（ａ）及び図１６（ｂ）に示すように、まず、半導体基板１０１に素子分離領域１０２を選択的に形成して、活性領域１０１ａを形成する。続いて、ゲート絶縁膜１０３及びポリシリコンからなるゲート電極形成膜１０４を堆積し、堆積したゲート電極形成膜１０４をゲート幅方向の端部が素子分離領域１０２の上に位置するようにパターニングする。続いて、ゲート電極形成膜１０４の側面上にオフセットサイドウォール１０５を形成し、形成したオフセットサイドウォール１０５及びゲート電極形成膜１０４をマスクとして、活性領域１０１ａにおけるオフセットサイドウォール１０５の側方にエクステンション領域１０６及び該エクステンション領域１０６と導電型が異なるポケット領域１０７を順次形成する。その後、ゲート電極形成膜１０４の側面上にオフセットサイドウォール１０５を介在させてサイドウォール１０８を形成し、形成したサイドウォール１０８、オフセットサイドウォール１０５及びゲート電極形成膜１０４をマスクとして活性領域１０１ａにおけるサイドウォール１０８の側方にソースドレイン領域１０９を形成する。その後、ソースドレイン領域１０９の上部のみを選択的にシリサイド化してシリサイド層１１０を形成する。続いて、半導体基板１０１上に層間絶縁膜１１１を形成した後、化学機械研磨（ＣＭＰ）法により、ゲート電極形成膜１０４を露出するまで平坦化する。続いて、ゲート電極形成膜１０４の上部を選択的にエッチングして除去した後、スパッタ法により、層間絶縁膜１１１及び膜厚を減じたゲート電極形成膜１０４の上にニッケル膜１１２を成膜する。続いて、成膜したニッケル膜１１２に熱処理を加えて、ゲート電極形成膜１０４を構成するポリシリコンとニッケルとを互いに反応させて、ゲート電極形成膜１０４の全体をシリサイド化したゲート電極（フルシリサイドゲート電極）を形成する。
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇＰ．９５，２００５ FIGS. 16A and 16B are FUSI steps in the conventional MIS transistor manufacturing method, where FIG. 16A shows a cross-sectional configuration in the gate width direction, and FIG. 16B shows a cross-sectional configuration in the gate length direction. (See, for example, Non-Patent Document 1). As shown in FIGS. 16A and 16B, first, an element isolation region 102 is selectively formed in a semiconductor substrate 101 to form an active region 101a. Subsequently, the gate insulating film 103 and the gate electrode forming film 104 made of polysilicon are deposited, and the deposited gate electrode forming film 104 is patterned so that the end in the gate width direction is located on the element isolation region 102. Subsequently, an offset sidewall 105 is formed on the side surface of the gate electrode formation film 104, and the extension region is formed on the side of the offset sidewall 105 in the active region 101a using the formed offset sidewall 105 and the gate electrode formation film 104 as a mask. 106 and a pocket region 107 having a conductivity type different from that of the extension region 106 are sequentially formed. Thereafter, a sidewall 108 is formed on the side surface of the gate electrode formation film 104 with an offset sidewall 105 interposed therebetween, and the side in the active region 101a is formed using the formed sidewall 108, the offset sidewall 105 and the gate electrode formation film 104 as a mask. A source / drain region 109 is formed on the side of the wall 108. Thereafter, only the upper portion of the source / drain region 109 is selectively silicided to form a silicide layer 110. Subsequently, an interlayer insulating film 111 is formed on the semiconductor substrate 101, and then planarized by a chemical mechanical polishing (CMP) method until the gate electrode formation film 104 is exposed. Subsequently, after selectively removing the upper portion of the gate electrode formation film 104 by etching, a nickel film 112 is formed on the interlayer insulating film 111 and the gate electrode formation film 104 having a reduced thickness by a sputtering method. . Subsequently, a heat treatment is performed on the formed nickel film 112 to cause polysilicon and nickel constituting the gate electrode formation film 104 to react with each other, thereby forming a gate electrode (full silicide) in which the entire gate electrode formation film 104 is silicided. Gate electrode).
International Electron Device Meeting P.M. 95, 2005

しかしながら、前記従来の半導体装置の製造方法は、ゲート電極がすべてシリサイド化（ＦＵＳＩ化）されることにより、ゲート電極の容量が増大するという問題がある。 However, the conventional method for manufacturing a semiconductor device has a problem that the capacitance of the gate electrode is increased by silicidation (FUSI) of the gate electrode.

前記従来の問題に鑑み、本発明は、フルシリサイド化されたゲート電極における容量を低減できるようにすることを目的とする。 In view of the above-described conventional problems, an object of the present invention is to reduce the capacitance of a fully silicided gate electrode.

前記の目的を達成するため、本発明は、半導体装置を、活性領域上でフルシリサイド化されたゲート電極における素子分離領域上に位置する端部（例えば、コンタクト形成領域）にシリコンを積極的に残す構成とする。 In order to achieve the above-mentioned object, the present invention actively applies silicon to an end portion (for example, contact formation region) located on an element isolation region in a gate electrode fully silicided on an active region. The structure is left.

具体的に、本発明に係る半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域に囲まれた半導体基板からなる活性領域と、活性領域上に形成されたゲート絶縁膜と、活性領域上及び隣接する素子分離領域上に跨って形成されたゲート電極とを備え、ゲート電極は、活性領域上にゲート絶縁膜を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有していることを特徴とする。 Specifically, a semiconductor device according to the present invention includes an element isolation region formed in a semiconductor substrate, an active region including a semiconductor substrate surrounded by the element isolation region, a gate insulating film formed on the active region, A gate electrode formed over the active region and the adjacent element isolation region. The gate electrode is provided on the active region via a gate insulating film, and the entire region in the thickness direction is formed of a silicide region. The semiconductor device includes a first portion and a second portion that is provided on the element isolation region and includes a silicon region and a silicide region formed so as to cover the silicon region.

本発明の半導体装置によると、ゲート電極は、活性領域上にゲート絶縁膜を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有するため、残されたシリコン領域が空乏化することから、ゲート電極の全体をシリサイド化する場合と比べてゲート電極容量を低減することができる。 According to the semiconductor device of the present invention, the gate electrode is provided on the active region via the gate insulating film, and the entire region in the thickness direction is provided on the first portion including the silicide region and the element isolation region, Since the remaining silicon region is depleted because it has a silicon region and a second portion made of a silicide region formed so as to cover the silicon region, compared to the case where the entire gate electrode is silicided The gate electrode capacity can be reduced.

本発明の半導体装置において、シリコン領域は、素子分離領域上に活性領域と素子分離領域との境界位置から離間して形成されていることが好ましい。 In the semiconductor device of the present invention, the silicon region is preferably formed on the element isolation region so as to be separated from the boundary position between the active region and the element isolation region.

また、本発明の半導体装置において、シリコン領域は、活性領域上の一部に跨って形成されていることが好ましい。 In the semiconductor device of the present invention, it is preferable that the silicon region is formed over a part of the active region.

本発明の半導体装置において、ゲート電極における第２の部分は、ゲート電極における第１の部分よりもゲート長方向の寸法が大きいことが好ましい。 In the semiconductor device of the present invention, the second portion of the gate electrode preferably has a larger dimension in the gate length direction than the first portion of the gate electrode.

また、本発明の半導体装置において、ゲート電極における第１の部分とゲート電極における第２の部分は、ゲート長方向の寸法が等しいことが好ましい。 In the semiconductor device of the present invention, it is preferable that the first portion of the gate electrode and the second portion of the gate electrode have the same dimension in the gate length direction.

本発明の半導体装置において、ゲート電極における第２の部分は、コンタクト形成領域であることが好ましい。 In the semiconductor device of the present invention, the second portion of the gate electrode is preferably a contact formation region.

本発明の半導体装置において、シリコン領域はポリシリコン又はアモルファスシリコンからなることが好ましい。 In the semiconductor device of the present invention, the silicon region is preferably made of polysilicon or amorphous silicon.

本発明の半導体装置において、シリサイド領域はニッケルシリサイドからなることが好ましい。 In the semiconductor device of the present invention, the silicide region is preferably made of nickel silicide.

本発明の半導体装置において、ゲート絶縁膜は高誘電体膜からなることが好ましい。 In the semiconductor device of the present invention, the gate insulating film is preferably made of a high dielectric film.

本発明に係る半導体装置の製造方法は、半導体基板に、素子分離領域を形成することにより、素子分離領域に囲まれてなる活性領域を形成する工程（ａ）と、活性領域上にゲート絶縁膜を形成する工程（ｂ）と、工程（ｂ）の後に、活性領域上及び隣接する素子分離領域上に跨るシリコンからなるゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜上に金属膜を形成する工程（ｄ）と、半導体基板を熱処理することにより、金属膜を用いてゲート電極形成膜をシリサイド化してゲート電極を形成する工程（ｅ）とを備え、工程（ｅ）において、ゲート電極形成膜における活性領域上に位置する第１の部分は厚さ方向における全領域をシリサイド化する一方、ゲート電極形成膜における素子分離領域上に位置する第２の部分はその一部にシリコン領域を残してシリサイド化することを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming an active region surrounded by an element isolation region by forming an element isolation region on a semiconductor substrate, and a gate insulating film on the active region. A step (b) of forming a gate electrode, a step (c) of forming a gate electrode formation film made of silicon straddling the active region and the adjacent element isolation region after the step (b), and on the gate electrode formation film In the step (e), the method includes a step (d) of forming a metal film and a step (e) of forming a gate electrode by siliciding the gate electrode formation film using the metal film by heat-treating the semiconductor substrate. The first portion located on the active region in the gate electrode formation film silicidizes the entire region in the thickness direction, while the second portion located on the element isolation region in the gate electrode formation film is one of them. Characterized by silicidation leaving silicon region.

本発明の半導体装置の製造方法によると、ゲート電極の端部をその一部にシリコン領域を残して金属によりシリサイド化するため、残された一部のシリコン領域が空乏化することから、ゲート電極の全体をシリサイド化する場合と比べてゲート電極容量を低減することができる。 According to the method for manufacturing a semiconductor device of the present invention, since the silicon electrode is silicided with the metal leaving the silicon region at a part of the end of the gate electrode, the remaining silicon region is depleted. The gate electrode capacitance can be reduced as compared with the case where the entire structure is silicided.

本発明の半導体装置の製造方法において、工程（ｃ）において、ゲート電極形成膜における第２の部分は、ゲート電極形成膜における第１の部分よりもゲート長方向の寸法が大きくなるように形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in step (c), the second portion of the gate electrode formation film is formed to have a larger dimension in the gate length direction than the first portion of the gate electrode formation film. It is preferable.

また、本発明の半導体装置の製造方法において、工程（ｃ）において、ゲート電極における第１の部分とゲート電極における第２の部分は、ゲート長方向の寸法が等しくなるように形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in step (c), the first portion of the gate electrode and the second portion of the gate electrode are preferably formed so that the dimensions in the gate length direction are equal. .

本発明の半導体装置の製造方法は、工程（ｃ）の後で且つ工程（ｄ）よりも前に、ゲート電極形成膜の第１の部分の上部を除去する工程（ｆ）をさらに備えていることが好ましい。 The method for manufacturing a semiconductor device of the present invention further includes a step (f) of removing an upper portion of the first portion of the gate electrode formation film after the step (c) and before the step (d). It is preferable.

本発明の半導体装置の製造方法は、工程（ｄ）の後で且つ工程（ｅ）よりも前に、ゲート電極形成膜の第２の部分上に位置する金属膜の上部を除去する工程（ｇ）をさらに備えていることが好ましい。 The method for manufacturing a semiconductor device of the present invention includes a step (g) of removing an upper portion of the metal film located on the second portion of the gate electrode formation film after the step (d) and before the step (e). ).

本発明の半導体装置の製造方法は、工程（ｃ）の後で且つ工程（ｄ）よりも前に、ゲート電極形成膜の側面上に第１の絶縁膜からなる第１のサイドウォールを形成する工程（ｈ）と、工程（ｈ）よりも後に、ゲート電極形成膜及び第１のサイドウォールをマスクとして活性領域に不純物イオンを注入することにより、活性領域にエクステンション領域を形成する工程（ｉ）とをさらに備えていることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, after the step (c) and before the step (d), the first sidewall made of the first insulating film is formed on the side surface of the gate electrode formation film. Step (h) and Step (i) of forming an extension region in the active region by implanting impurity ions into the active region using the gate electrode formation film and the first sidewall as a mask after step (h) It is preferable to further comprise.

本発明の半導体装置の製造方法は、工程（ｉ）の後で且つ工程（ｄ）よりも前に、ゲート電極形成膜の側面上に、第１のサイドウォールを介在させて第２の絶縁膜からなる第２のサイドウォールを形成する工程（ｊ）と、工程（ｊ）よりも後に、ゲート電極形成膜、第１のサイドウォール及び第２のサイドウォールをマスクとして活性領域に不純物イオンを注入することにより、活性領域にソースドレイン領域を形成する工程（ｋ）とをさらに備えていることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, after the step (i) and before the step (d), the second insulating film is interposed on the side surface of the gate electrode forming film with the first sidewall interposed. Impurity ions are implanted into the active region using the gate electrode formation film, the first sidewall and the second sidewall as a mask after the step (j) of forming the second sidewall made of It is preferable to further include a step (k) of forming a source / drain region in the active region.

この場合に、本発明の半導体装置の製造方法は、工程（ｋ）の後で且つ工程（ｄ）よりも前に、ソースドレイン領域の上にシリサイド層を形成する工程（ｌ）をさらに備えていることが好ましい。 In this case, the method for manufacturing a semiconductor device of the present invention further includes a step (l) of forming a silicide layer on the source / drain region after the step (k) and before the step (d). Preferably it is.

本発明に係る半導体装置及びその製造方法によると、ゲート電極を活性領域上ではフルシリサイド化し、素子分離領域上ではゲート電極の一部にシリコン領域を残した状態でシリサイド化するため、実質的にフルシリサイド化されたゲート電極のゲート電極容量を低減することができる。 According to the semiconductor device and the method for manufacturing the same according to the present invention, the gate electrode is fully silicided on the active region, and silicided with the silicon region remaining in a part of the gate electrode on the element isolation region. The gate electrode capacity of the fully silicided gate electrode can be reduced.

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.

図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１（ａ）及び図１（ｂ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１１の上部には、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域１２と、該素子分離領域１２によって囲まれた活性領域１１ａが形成されている。 1A and 1B show a semiconductor device according to the first embodiment of the present invention, where FIG. 1A shows a planar configuration, and FIG. 1B shows a line Ib-Ib in FIG. A cross-sectional configuration is shown. As shown in FIG. 1A and FIG. 1B, an element isolation region 12 made of shallow trench isolation (STI) and an element isolation region 12 are formed on a semiconductor substrate 11 made of, for example, silicon (Si). An active region 11a surrounded by is formed.

図１（ｂ）に示すように、半導体基板１１の主面上には、活性領域１１ａ及び素子分離領域１２に跨るようにシリサイド化されたゲート電極１５がｈｉｇｈ−ｋ膜からなるゲート絶縁膜１３を介在させて形成されている。ここで、ｈｉｇｈ−ｋ膜には、例えば、酸化ハフニウム（ＨｆＯ_２）、ハムニウムシリケート（ＨｆＳｉＯ）又はＨｆＳｉＯＮを用いることができる。 As shown in FIG. 1B, on the main surface of the semiconductor substrate 11, a gate electrode 15 that is silicided so as to straddle the active region 11a and the element isolation region 12 is a gate insulating film 13 made of a high-k film. Is formed. Here, for the high-k film, for example, hafnium oxide (HfO ₂ ), hamnium silicate (HfSiO), or HfSiON can be used.

ゲート電極１５における素子分離領域１２上に形成された一端部は、ゲート長方向の寸法が活性領域１１ａ上に形成された他の部分よりも大きく、例えばコンタクト形成領域１５ａとして形成されている。 One end portion of the gate electrode 15 formed on the element isolation region 12 has a larger dimension in the gate length direction than the other portion formed on the active region 11a, and is formed as, for example, a contact formation region 15a.

また、図１（ａ）及び図１（ｂ）に示すように、ゲート電極１５の側面上には、酸化シリコン（ＳｉＯ_２）からなるオフセットサイドウォール１６と、窒化シリコン（Ｓｉ_３Ｎ_４）からなるサイドウォール１７とが順次形成されている。 Further, as shown in FIGS. 1A and 1B, on the side surface of the gate electrode 15, an offset sidewall 16 made of silicon oxide (SiO ₂ ) and silicon nitride (Si ₃ N ₄ ) are used. The side walls 17 are sequentially formed.

本実施形態の特徴として、ゲート電極１５は、活性領域１１ａ上においてはその全体がシリサイド化された、いわゆるＦＵＳＩ化構造を有し、素子分離領域１２上におけるコンタクト形成領域１５ａにおいては、その中央部に島状ポリシリコン１４ａを残して形成されている。このように、活性領域１１ａ上でフルシリサイド化されたゲート電極１５において、素子分離領域１２上の一端部に島状ポリシリコン１４ａが残存することにより、ゲート電極１５中に空乏化が生じるため、ゲート電極容量を低減することができる。 As a feature of the present embodiment, the gate electrode 15 has a so-called FUSI structure in which the whole is silicided on the active region 11a, and the central portion of the contact formation region 15a on the element isolation region 12 is The island-shaped polysilicon 14a is left behind. In this way, in the gate electrode 15 that is fully silicided on the active region 11a, the island-shaped polysilicon 14a remains at one end on the element isolation region 12, thereby causing depletion in the gate electrode 15. The gate electrode capacity can be reduced.

以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。 Hereinafter, a method of manufacturing the semiconductor device configured as described above will be described with reference to the drawings.

図２〜図７は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図２（ａ）、図２（ｃ）、図３（ａ）、図３（ｃ）、図４（ａ）、図４（ｃ）、図５（ａ）、図５（ｃ）、図６（ａ）、図６（ｃ）及び図７（ａ）はそれぞれゲート幅方向の断面構成を示し、図２（ｂ）、図２（ｄ）、図３（ｂ）、図３（ｄ）、図４（ｂ）、図４（ｄ）、図５（ｂ）、図５（ｄ）、図６（ｂ）、図６（ｄ）及び図７（ｂ）はゲート長方向の断面構成を示している。 2 to 7 show cross-sectional structures in the order of steps of the method for manufacturing a semiconductor device according to the first embodiment of the present invention. 2 (a), 2 (c), 3 (a), 3 (c), 4 (a), 4 (c), 5 (a), 5 (c), 6 (A), FIG.6 (c), and FIG.7 (a) each show the cross-sectional structure of a gate width direction, FIG.2 (b), FIG.2 (d), FIG.3 (b), FIG.3 (d), 4 (b), 4 (d), 5 (b), 5 (d), 6 (b), 6 (d), and 7 (b) show cross-sectional configurations in the gate length direction. ing.

まず、図２（ａ）及び図２（ｂ）に示すように、半導体基板１１の上部に、ＳＴＩからなる素子分離領域１２を選択的に形成することにより、該素子分離領域１２に囲まれてなる活性領域１１ａを形成する。その後、例えば化学的気相体積（ＣＶＤ）法により、半導体基板の主面上の全面に、膜厚が３ｎｍの酸化ハフニウムからなるゲート絶縁膜１３を形成し、続いて、ゲート絶縁膜１３の上に膜厚が１００ｎｍのポリシリコンからなる半導体膜１４Ａを形成する。ここで、半導体膜１４Ａには、ポリシリコンに代えてアモルファスシリコンを用いてもよい。 First, as shown in FIGS. 2A and 2B, an element isolation region 12 made of STI is selectively formed on the upper portion of the semiconductor substrate 11 so as to be surrounded by the element isolation region 12. An active region 11a is formed. Thereafter, a gate insulating film 13 made of hafnium oxide having a film thickness of 3 nm is formed on the entire main surface of the semiconductor substrate by, for example, chemical vapor volume (CVD), and then on the gate insulating film 13. A semiconductor film 14A made of polysilicon having a thickness of 100 nm is formed. Here, amorphous silicon may be used for the semiconductor film 14A instead of polysilicon.

次に、図２（ｃ）及び図２（ｄ）に示すように、リソグラフィ法及び塩素（Ｃｌ_２）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスを用いたドライエッチングにより、半導体膜１４Ａをパターニングしてゲート電極形成膜１４を形成する。このとき、パターニングされるゲート電極形成膜１４は、図１（ａ）に示したように、ゲート電極形成膜１４の中央部分が活性領域１１ａ上に位置し、両端部が素子分離領域１２上に位置すると共に、一方の端部がコンタクト形成領域となるように、ゲート長方向の幅寸法を大きくする。ここでは、活性領域１１ａ上に位置するゲート電極形成膜１４のゲート長方向の幅に対して、素子分離領域１２上に位置するゲート電極形成膜１４におけるコンタクト形成領域の幅寸法を１．５倍以上にすることが望ましい。例えば、活性領域１１ａ上に位置するゲート電極形成膜１４のゲート長方向の幅を６５ｎｍ程度とした場合、素子分離領域１２上に位置するゲート電極形成膜１４におけるコンタクト形成領域の幅寸法は、形成するコンタクト径（例えば、８０ｎｍ）に合わせマージン（例えば、片側２０ｎｍ）を考慮して１２０ｎｍ程度にする。続いて、パターニングされたゲート電極形成膜１４を含め半導体基板１１上の全面にわたって、膜厚が１４ｎｍのＴＥＯＳ（tetra-ethyl-ortho-silicate）膜１６Ａを形成する。 Next, as shown in FIGS. 2C and 2D, a semiconductor film is formed by lithography and dry etching using an etching gas mainly containing chlorine (Cl ₂ ) or hydrogen bromide (HBr). The gate electrode formation film 14 is formed by patterning 14A. At this time, as shown in FIG. 1A, the gate electrode forming film 14 to be patterned is such that the central portion of the gate electrode forming film 14 is located on the active region 11a and both end portions are on the element isolation region 12. The width dimension in the gate length direction is increased so that one end is a contact formation region. Here, the width dimension of the contact formation region in the gate electrode formation film 14 located on the element isolation region 12 is 1.5 times the width in the gate length direction of the gate electrode formation film 14 located on the active region 11a. It is desirable to make it above. For example, when the width in the gate length direction of the gate electrode formation film 14 located on the active region 11a is about 65 nm, the width dimension of the contact formation region in the gate electrode formation film 14 located on the element isolation region 12 is The contact diameter (for example, 80 nm) to be adjusted is set to about 120 nm in consideration of a margin (for example, 20 nm on one side). Subsequently, a TEOS (tetra-ethyl-ortho-silicate) film 16A having a film thickness of 14 nm is formed over the entire surface of the semiconductor substrate 11 including the patterned gate electrode formation film 14.

次に、図３（ａ）及び図３（ｂ）に示すように、フルオロカーボンを主成分とするエッチングガスを用いたエッチバック法によりＴＥＯＳ膜１６Ａをエッチングして、ゲート電極形成膜１４の各側面上に、ＴＥＯＳ膜１６Ａからなるオフセットサイドウォール１６を形成する。続いて、ゲート電極形成膜１４及びオフセットサイドウォール１６をマスクとして、活性領域１１ａに例えば砒素（Ａｓ）イオンを加速エネルギーが３ＫｅＶで、ドーズ量が１．５×１０^１５個／ｃｍ^２及びチルト（ＴＩＬＴ）角が０°の注入条件でイオン注入することにより、活性領域１１ａにおけるオフセットサイドウォール１６の側方の領域にＮ型エクステンション領域１８を形成する。続いて、活性領域１１ａに例えばボロン（Ｂ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が８．０×１０^１２個／ｃｍ^２及びチルト角が２５°の注入条件で４回転注入することにより、活性領域１１ａにおけるＮ型エクステンション領域１８の下側で且つオフセットサイドウォール１６の下側に位置するＰ型ポケット領域１９を形成する。なお、４回転注入とは、半導体基板１１を主面内でほぼ９０°ずつ回転させ、ほぼ９０°回転するごとに上記のイオン注入を１度ずつ行なうイオン注入法をいう。 Next, as shown in FIGS. 3A and 3B, the TEOS film 16A is etched by an etch-back method using an etching gas containing fluorocarbon as a main component, and each side surface of the gate electrode forming film 14 is etched. An offset sidewall 16 made of a TEOS film 16A is formed thereon. Subsequently, using the gate electrode forming film 14 and the offset sidewall 16 as a mask, for example, arsenic (As) ions are accelerated into the active region 11a with an acceleration energy of 3 KeV, a dose of 1.5 × 10 ¹⁵ ions / cm ² and a tilt ( By performing ion implantation under an implantation condition of a TILT angle of 0 °, an N-type extension region 18 is formed in a region on the side of the offset sidewall 16 in the active region 11a. Subsequently, boron (B) ions, for example, are implanted into the active region 11a four times under an implantation condition of an acceleration energy of 10 KeV, a dose of 8.0 × 10 ¹² ions / cm ² and a tilt angle of 25 °. A P-type pocket region 19 located below the N-type extension region 18 and below the offset sidewall 16 in the active region 11a is formed. The four-rotation implantation refers to an ion implantation method in which the semiconductor substrate 11 is rotated approximately 90 ° in the main surface by approximately 90 °, and the above-described ion implantation is performed once every rotation of approximately 90 °.

次に、図３（ｃ）及び図３（ｄ）に示すように、ＣＶＤ法により、ゲート電極形成膜１４及びオフセットサイドウォール１６を覆うように半導体基板１１の上の全面に、シリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極形成膜１４の側面上にオフセットサイドウォール１６を介在させたシリコン窒化膜からなるサイドウォール１７を形成する。続いて、ゲート電極形成膜１４、オフセットサイドウォール１６及びサイドウォール１７をマスクとして、活性領域１１ａに例えば砒素イオンを加速エネルギーが２０ＫｅＶで、ドーズ量が４．０×１０^１５個／ｃｍ^２及びチルト角が０度の注入条件でイオン注入し、続いて、例えばリン（Ｐ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が１．０×１０^１５個／ｃｍ^２及びチルト角が７°の注入条件でイオン注入することにより、活性領域１１ａにおけるサイドウォール１７の側方の領域に、Ｐ型ポケット領域１９よりも深い接合面を持ち、且つＮ型エクステンション領域１８と接続されるＮ型ソースドレイン領域２０を形成する。 Next, as shown in FIGS. 3C and 3D, a silicon nitride film is formed on the entire surface of the semiconductor substrate 11 so as to cover the gate electrode formation film 14 and the offset sidewall 16 by CVD. accumulate. Subsequently, the deposited silicon nitride film is etched back using an etching gas mainly composed of fluorocarbon to form a silicon nitride film having an offset sidewall 16 interposed on the side surface of the gate electrode forming film 14. Sidewalls 17 are formed. Subsequently, using the gate electrode formation film 14, the offset sidewalls 16 and the sidewalls 17 as a mask, the active region 11a has, for example, arsenic ions with an acceleration energy of 20 KeV, a dose of 4.0 × 10 ¹⁵ ions / cm ² and a tilt. Ion implantation is performed under an implantation condition of an angle of 0 °, and then, for example, phosphorus (P) ions are implanted under an acceleration energy of 10 KeV, a dose of 1.0 × 10 ¹⁵ ions / cm ² and a tilt angle of 7 °. The N-type source / drain region 20 having a junction surface deeper than the P-type pocket region 19 and connected to the N-type extension region 18 in the region of the active region 11a on the side of the sidewall 17. Form.

次に、図４（ａ）及び図４（ｂ）に示すように、側面上にオフセットサイドウォール１６及びサイドウォール１７が形成されたゲート電極形成膜１４を覆うように半導体基板１１の上の全面に、ＣＶＤ法により、ＮＳＧ（non-doped silicate glass）からなり、ゲート電極形成膜１４を保護する保護膜２１を堆積する。 Next, as shown in FIGS. 4A and 4B, the entire surface of the semiconductor substrate 11 is covered so as to cover the gate electrode formation film 14 in which the offset sidewalls 16 and the sidewalls 17 are formed on the side surfaces. Then, a protective film 21 made of NSG (non-doped silicate glass) and protecting the gate electrode forming film 14 is deposited by CVD.

次に、図４（ｃ）及び図４（ｄ）に示すように、リソグラフィ法により、保護膜２１の上にゲート電極形成膜１４の上側部分をマスクするレジストパターン２２を形成する。続いて、レジストパターン２２をマスクとして、保護膜２１をエッチングにより除去することにより、Ｎ型ソースドレイン領域２０の表面を露出する。 Next, as shown in FIGS. 4C and 4D, a resist pattern 22 is formed on the protective film 21 to mask the upper portion of the gate electrode formation film 14 by lithography. Subsequently, using the resist pattern 22 as a mask, the protective film 21 is removed by etching, so that the surface of the N-type source / drain region 20 is exposed.

次に、図５（ａ）及び図５（ｂ）に示すように、レジストパターン２２を除去した後、Ｎ型ソースドレイン領域２０が露出した半導体基板１１の上に、スパッタ法により、膜厚が１１ｎｍのニッケル（Ｎｉ）からなる第１の金属膜を堆積する。その後、例えば温度が３５０℃程度の窒素雰囲気による熱処理を施すことにより、各Ｎ型ソースドレイン領域２０の上部にニッケルシリサイドからなる金属シリサイド層２３を形成する。このとき、ポリシリコンからなるゲート電極形成膜１４は、保護膜２１によりマスクされているため、シリサイド化されることはない。 Next, as shown in FIGS. 5A and 5B, after removing the resist pattern 22, the film thickness is increased by sputtering on the semiconductor substrate 11 where the N-type source / drain region 20 is exposed. A first metal film made of 11 nm nickel (Ni) is deposited. Thereafter, a metal silicide layer 23 made of nickel silicide is formed on each N-type source / drain region 20 by performing a heat treatment in a nitrogen atmosphere at a temperature of about 350 ° C., for example. At this time, since the gate electrode forming film 14 made of polysilicon is masked by the protective film 21, it is not silicided.

次に、図５（ｃ）及び図５（ｄ）に示すように、ゲート電極形成膜１４上のＮＳＧからなる保護膜２１をエッチングにより選択的に除去する。 Next, as shown in FIGS. 5C and 5D, the protective film 21 made of NSG on the gate electrode formation film 14 is selectively removed by etching.

次に、図６（ａ）及び図６（ｂ）に示すように、ゲート電極形成膜１４を含む半導体基板１１の上に全面にわたって、プラズマＣＶＤ法により、アンドープの酸化シリコンであるＵＳＧ（undoped silicate glass）からなる層間絶縁膜２４を堆積し、続いてＣＭＰ法により、堆積した層間絶縁膜２４に対してゲート電極形成膜１４の上面が露出するまで平坦化する。 Next, as shown in FIG. 6A and FIG. 6B, over the entire surface of the semiconductor substrate 11 including the gate electrode formation film 14, USG (undoped silicate) which is undoped silicon oxide is formed by plasma CVD. glass) is deposited, and then planarized by CMP until the upper surface of the gate electrode forming film 14 is exposed with respect to the deposited interlayer insulating film 24.

次に、図６（ｃ）及び図６（ｄ）に示すように、ゲート電極形成膜１４が露出した層間絶縁膜２４の上に、スパッタ法により、膜厚が９５ｎｍのニッケルからなる第２の金属膜２５を堆積する。 Next, as shown in FIGS. 6C and 6D, a second film made of nickel having a thickness of 95 nm is formed on the interlayer insulating film 24 from which the gate electrode forming film 14 is exposed by sputtering. A metal film 25 is deposited.

次に、図７（ａ）及び図７（ｂ）に示すように、堆積した第２の金属膜２５に対して例えば温度が５２０℃程度の窒素雰囲気による熱処理を施して、ゲート電極形成膜１４をシリサイド化することにより、活性領域１１ａ上に位置するポリシリコンからなるゲート電極形成膜１４がフルシリサイド化されたゲート電極１５を得る。このとき、図１（ａ）及び図１（ｂ）に示したように、ゲート電極１５は、素子分離領域１２上に設けられたコンタクト形成領域１５ａの幅寸法が、活性領域１１ａの上側部分の幅寸法よりも大きいため、ニッケル（Ｎｉ）が十分に供給されない。このため、活性領域１１ａ上でフルシリサイド化されるゲート電極１５におけるコンタクト形成領域１５ａには島状ポリシリコン１４ａが自己整合的に形成される。 Next, as shown in FIGS. 7A and 7B, the deposited second metal film 25 is subjected to a heat treatment in a nitrogen atmosphere at a temperature of about 520 ° C., for example, to form the gate electrode formation film 14. Is silicided to obtain a gate electrode 15 in which the gate electrode formation film 14 made of polysilicon located on the active region 11a is fully silicided. At this time, as shown in FIG. 1A and FIG. 1B, the gate electrode 15 has a width dimension of the contact formation region 15a provided on the element isolation region 12 of the upper portion of the active region 11a. Since it is larger than the width dimension, nickel (Ni) is not sufficiently supplied. Therefore, island-shaped polysilicon 14a is formed in a self-aligned manner in contact formation region 15a of gate electrode 15 that is fully silicided on active region 11a.

このように、本実施形態によると、ゲート電極１５における素子分離領域１２上に設けられたコンタクト形成領域１５ａの内部に島状ポリシリコン１４ａが形成されるため、ゲート電極１５に空乏化が起こる。この空乏化によって、ゲート電極容量が低減するので、ＭＩＳトランジスタの動作の高速化を実現することができる。 As described above, according to the present embodiment, the island-shaped polysilicon 14a is formed inside the contact formation region 15a provided on the element isolation region 12 in the gate electrode 15, so that the gate electrode 15 is depleted. Due to this depletion, the gate electrode capacitance is reduced, so that the operation speed of the MIS transistor can be increased.

本実施形態においては、ポリシリコンからなるゲート電極形成膜１４の膜厚（１００ｎｍ）に対して、ニッケルからなる第２の金属膜２５の膜厚（９５ｎｍ）を薄く形成している。この場合、ゲート電極形成膜１４をフルシリサイド化するためには、ゲート電極形成膜１４の直上の第２の金属膜２５だけではニッケル（Ｎｉ）が不足するため、層間絶縁膜２４上の第２の金属膜２５からニッケルを供給する必要がある。活性領域１１ａ上に位置するパターン幅が小さいゲート電極形成膜１４では、ゲート絶縁膜１３直上に位置するゲート電極形成膜１４の中央部から層間絶縁膜２４上に形成されている第２の金属膜２５までの距離が短いため、層間絶縁膜２４上に形成されている第２の金属膜２５からニッケル（Ｎｉ）が十分に供給されるのでフルシリサイド化される。これに対して、素子分離領域１２上に位置するパターン幅の広いコンタクト形成領域１５ａとなるゲート電極形成膜１４では、素子分離領域１２直上に位置するゲート電極形成膜１４におけるコンタクト形成領域１５ａの中央部から層間絶縁膜２４上に形成されている第２の金属膜２５までの距離が長いため、層間絶縁膜２４上に形成されている第２の金属膜２５からニッケル（Ｎｉ）が十分に供給されない。このため、コンタクト形成領域１５ａの中央下部にポリシリコン１４ａが残存する。従って、コンタクト形成領域１５ａに島状ポリシリコン１４ａが形成される第２の金属膜２５の膜厚としては、ゲート電極形成膜１４の膜厚と同等以下であればよく、好ましくは６０％以上且つ１００％以下であればよい。なお、第２の金属膜２５とゲート電極形成膜１４とが同一の膜厚であってもゲート電極形成膜１４上の全ての第２の金属膜２５がシリサイド化に寄与するわけではないため、図１のような構造を得ることができる。 In this embodiment, the thickness (95 nm) of the second metal film 25 made of nickel is made thinner than the thickness (100 nm) of the gate electrode formation film 14 made of polysilicon. In this case, in order to fully silicide the gate electrode formation film 14, nickel (Ni) is insufficient only by the second metal film 25 immediately above the gate electrode formation film 14. It is necessary to supply nickel from the metal film 25. In the gate electrode formation film 14 with a small pattern width located on the active region 11a, the second metal film formed on the interlayer insulation film 24 from the center of the gate electrode formation film 14 located immediately above the gate insulation film 13 Since the distance to 25 is short, nickel (Ni) is sufficiently supplied from the second metal film 25 formed on the interlayer insulating film 24, so that it is fully silicided. On the other hand, in the gate electrode formation film 14 which is the contact formation region 15a having a wide pattern width located on the element isolation region 12, the center of the contact formation region 15a in the gate electrode formation film 14 located immediately above the element isolation region 12 is used. Since the distance from the portion to the second metal film 25 formed on the interlayer insulating film 24 is long, nickel (Ni) is sufficiently supplied from the second metal film 25 formed on the interlayer insulating film 24 Not. For this reason, the polysilicon 14a remains in the lower center of the contact formation region 15a. Therefore, the thickness of the second metal film 25 in which the island-shaped polysilicon 14a is formed in the contact formation region 15a may be equal to or less than the thickness of the gate electrode formation film 14, and preferably 60% or more and It may be 100% or less. Even if the second metal film 25 and the gate electrode formation film 14 have the same thickness, not all the second metal films 25 on the gate electrode formation film 14 contribute to silicidation. A structure as shown in FIG. 1 can be obtained.

なお、シリサイド化する第１の金属膜及び第２の金属膜２５にはニッケルを用いたが、これに限られず、コバルト（Ｃｏ）又はタングステン（Ｗ）を用いることができる。 Note that nickel is used for the first metal film and the second metal film 25 to be silicided, but the present invention is not limited to this, and cobalt (Co) or tungsten (W) can be used.

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.

図８（ａ）及び図８（ｂ）は本発明の第２の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面構成を示している。図８（ａ）及び図８（ｂ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１１の上部には、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域１２と、該素子分離領域１２によって囲まれた活性領域１１ａが形成されている。 8A and 8B show a semiconductor device according to the second embodiment of the present invention, in which FIG. 8A shows a planar configuration, and FIG. 8B shows a line VIIIb-VIIIb in FIG. A cross-sectional configuration is shown. As shown in FIGS. 8A and 8B, an element isolation region 12 made of shallow trench isolation (STI) and an element isolation region 12 are formed on an upper portion of a semiconductor substrate 11 made of, for example, silicon (Si). An active region 11a surrounded by is formed.

図８（ｂ）に示すように、半導体基板１１の主面上には、活性領域１１ａ及び素子分離領域１２に跨るようにシリサイド化されたゲート電極１５がｈｉｇｈ−ｋ膜からなるゲート絶縁膜１３を介在させて形成されている。ここで、ｈｉｇｈ−ｋ膜には、例えば、酸化ハフニウム（ＨｆＯ_２）、ハムニウムシリケート（ＨｆＳｉＯ）又はＨｆＳｉＯＮを用いることができる。 As shown in FIG. 8B, on the main surface of the semiconductor substrate 11, a gate electrode 15 that is silicided so as to straddle the active region 11a and the element isolation region 12 is a gate insulating film 13 made of a high-k film. Is formed. Here, for the high-k film, for example, hafnium oxide (HfO ₂ ), hamnium silicate (HfSiO), or HfSiON can be used.

ゲート電極１５における素子分離領域１２上に形成された一端部は、ゲート長方向の寸法が活性領域１１ａ上に形成された他の部分と同一の幅を有しており、例えばコンタクト形成領域１５ｂとして形成されている。 One end portion of the gate electrode 15 formed on the element isolation region 12 has the same width in the gate length direction as the other portion formed on the active region 11a. For example, as the contact formation region 15b Is formed.

また、図８（ａ）及び図８（ｂ）に示すように、ゲート電極１５の側面上には、酸化シリコン（ＳｉＯ_２）からなるオフセットサイドウォール１６と、窒化シリコン（Ｓｉ_３Ｎ_４）からなるサイドウォール１７とが順次形成されている。 Further, as shown in FIGS. 8A and 8B, on the side surface of the gate electrode 15, an offset sidewall 16 made of silicon oxide (SiO ₂ ) and silicon nitride (Si ₃ N ₄ ) are used. The side walls 17 are sequentially formed.

本実施形態の特徴として、ゲート電極１５は、活性領域１１ａ上においてはその全体がシリサイド化された、いわゆるＦＵＳＩ化構造を有し、素子分離領域１２上におけるコンタクト形成領域１５ｂにおいては、その下部に島状ポリシリコン１４ｂを残して形成されている。このように、活性領域１１ａ上でフルシリサイド化されたゲート電極１５において、素子分離領域１２上の一端部に島状ポリシリコン１４ｂが残存することにより、ゲート電極１５中に空乏化が生じるため、ゲート電極容量を低減することができる。 As a feature of the present embodiment, the gate electrode 15 has a so-called FUSI structure that is entirely silicided on the active region 11a, and a contact formation region 15b on the element isolation region 12 at a lower portion thereof. It is formed leaving the island-like polysilicon 14b. In this way, in the gate electrode 15 that is fully silicided on the active region 11a, the island-like polysilicon 14b remains at one end on the element isolation region 12, and thus depletion occurs in the gate electrode 15. The gate electrode capacity can be reduced.

図９〜図１３は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図９〜図１３における（ａ）、（ｃ）はゲート幅方向の断面構成を示し、図９〜図１３における（ｂ）、（ｄ）はゲート長方向の断面構成を示している。 9 to 13 show cross-sectional structures in the order of steps of the method for manufacturing a semiconductor device according to the second embodiment of the present invention. 9A to 13C show cross-sectional configurations in the gate width direction, and FIGS. 9B to 13D show cross-sectional configurations in the gate length direction.

まず、図９（ａ）及び図９（ｂ）に示すように、半導体基板１１の上部に、ＳＴＩからなる素子分離領域１２を選択的に形成することにより、該素子分離領域１２に囲まれてなる活性領域１１ａを形成する。その後、例えば化学的気相体積（ＣＶＤ）法により、半導体基板の主面上の全面に、膜厚が３ｎｍの酸化ハフニウムからなるゲート絶縁膜１３を形成し、続いて、ゲート絶縁膜１３の上に膜厚が１００ｎｍのポリシリコンからなる半導体膜１４Ａを形成する。ここで、半導体膜１４Ａには、ポリシリコンに代えてアモルファスシリコンを用いてもよい。その後、ゲート電極形成膜１４の上に膜厚が５０ｎｍの酸化シリコンからなる絶縁膜２６Ａを形成する。 First, as shown in FIGS. 9A and 9B, an element isolation region 12 made of STI is selectively formed on the semiconductor substrate 11 so as to be surrounded by the element isolation region 12. An active region 11a is formed. Thereafter, a gate insulating film 13 made of hafnium oxide having a film thickness of 3 nm is formed on the entire main surface of the semiconductor substrate by, for example, chemical vapor volume (CVD), and then on the gate insulating film 13. A semiconductor film 14A made of polysilicon having a thickness of 100 nm is formed. Here, amorphous silicon may be used for the semiconductor film 14A instead of polysilicon. Thereafter, an insulating film 26A made of silicon oxide having a thickness of 50 nm is formed on the gate electrode formation film 14.

次に、図９（ｃ）及び図９（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、絶縁膜２６Ａ及び半導体膜１４Ａをパターニングして、保護膜２６及びゲート電極形成膜１４を形成する。このとき、パターニングされたゲート電極形成膜１４は、図８（ａ）に示すゲート電極１５と同様な形状で形成し、ゲート電極形成膜１４の中央部分が活性領域１１ａ上に位置し、両端部が素子分離領域１２上に位置すると共に、一方の端部がコンタクト形成領域となるように、ゲート幅方向に延在している。続いて、パターニングされたゲート電極形成膜１４を含め半導体基板１１上の全面にわたって、膜厚が１４ｎｍのＴＥＯＳ（tetra-ethyl-ortho-silicate）膜１６Ａを形成する。 Next, as shown in FIGS. 9C and 9D, the protective film 26 and the gate electrode forming film 14 are formed by patterning the insulating film 26A and the semiconductor film 14A by lithography and dry etching. To do. At this time, the patterned gate electrode formation film 14 is formed in the same shape as the gate electrode 15 shown in FIG. 8A, the central portion of the gate electrode formation film 14 is located on the active region 11a, and both end portions are formed. Is located on the element isolation region 12 and extends in the gate width direction so that one end thereof becomes a contact formation region. Subsequently, a TEOS (tetra-ethyl-ortho-silicate) film 16A having a film thickness of 14 nm is formed over the entire surface of the semiconductor substrate 11 including the patterned gate electrode formation film 14.

次に、図１０（ａ）及び図１０（ｂ）に示すように、フルオロカーボンを主成分とするエッチングガスを用いたエッチバック法によりＴＥＯＳ膜１６Ａをエッチングして、ゲート電極形成膜１４の各側面上に、ＴＥＯＳ膜１６Ａからなるオフセットサイドウォール１６を形成する。続いて、ゲート電極形成膜１４及びオフセットサイドウォール１６をマスクとして、活性領域１１ａに例えば砒素（Ａｓ）イオンを加速エネルギーが３ＫｅＶで、ドーズ量が１．５×１０^１５個／ｃｍ^２及びチルト（ＴＩＬＴ）角が０°の注入条件でイオン注入することにより、活性領域１１ａにおけるオフセットサイドウォール１６の側方の領域にＮ型エクステンション領域１８を形成する。続いて、活性領域１１ａに例えばボロン（Ｂ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が８．０×１０^１２個／ｃｍ^２及びチルト角が２５°の注入条件で４回転注入することにより、活性領域１１ａにおけるＮ型エクステンション領域１８の下側に位置するＰ型ポケット領域１９を形成する。なお、４回転注入とは、半導体基板１１を主面内でほぼ９０°ずつ回転させ、ほぼ９０°回転するごとに上記のイオン注入を１度ずつ行なうイオン注入法をいう。 Next, as shown in FIGS. 10A and 10B, the TEOS film 16A is etched by an etch-back method using an etching gas containing fluorocarbon as a main component, and each side surface of the gate electrode forming film 14 is etched. An offset sidewall 16 made of a TEOS film 16A is formed thereon. Subsequently, using the gate electrode forming film 14 and the offset sidewall 16 as a mask, for example, arsenic (As) ions are accelerated into the active region 11a with an acceleration energy of 3 KeV, a dose of 1.5 × 10 ¹⁵ ions / cm ² and a tilt ( By performing ion implantation under an implantation condition of a TILT angle of 0 °, an N-type extension region 18 is formed in a region on the side of the offset sidewall 16 in the active region 11a. Subsequently, boron (B) ions, for example, are implanted into the active region 11a four times under an implantation condition of an acceleration energy of 10 KeV, a dose of 8.0 × 10 ¹² ions / cm ² and a tilt angle of 25 °. A P-type pocket region 19 located below the N-type extension region 18 in the active region 11a is formed. The four-rotation implantation refers to an ion implantation method in which the semiconductor substrate 11 is rotated approximately 90 ° in the main surface by approximately 90 °, and the above-described ion implantation is performed once every rotation of approximately 90 °.

次に、図１０（ｃ）及び図１０（ｄ）に示すように、ＣＶＤ法により、ゲート電極形成膜１４及びオフセットサイドウォール１６を覆うように半導体基板１１の上の全面に、シリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極形成膜１４の側面上にオフセットサイドウォール１６を介在させたシリコン窒化膜からなるサイドウォール１７を形成する。続いて、ゲート電極形成膜１４、オフセットサイドウォール１６及びサイドウォール１７をマスクとして、活性領域１１ａに例えば砒素イオンを加速エネルギーが２０ＫｅＶで、ドーズ量が４．０×１０^１５個／ｃｍ^２及びチルト角が０度の注入条件でイオン注入し、続いて、例えばリン（Ｐ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が１．０×１０^１５個／ｃｍ^２及びチルト角が７°の注入条件でイオン注入することにより、活性領域１１ａにおけるサイドウォール１７の側方の領域に、Ｐ型ポケット領域１９よりも深い接合面を持ち、且つＮ型エクステンション領域１８に接続されるＮ型ソースドレイン領域２０を形成する。 Next, as shown in FIGS. 10C and 10D, a silicon nitride film is formed on the entire surface of the semiconductor substrate 11 so as to cover the gate electrode formation film 14 and the offset sidewall 16 by CVD. accumulate. Subsequently, the deposited silicon nitride film is etched back using an etching gas mainly composed of fluorocarbon to form a silicon nitride film having an offset sidewall 16 interposed on the side surface of the gate electrode forming film 14. Sidewalls 17 are formed. Subsequently, using the gate electrode formation film 14, the offset sidewalls 16 and the sidewalls 17 as a mask, the active region 11a has, for example, arsenic ions with an acceleration energy of 20 KeV, a dose of 4.0 × 10 ¹⁵ ions / cm ² and a tilt. Ion implantation is performed under an implantation condition of an angle of 0 °, and then, for example, phosphorus (P) ions are implanted under an acceleration energy of 10 KeV, a dose of 1.0 × 10 ¹⁵ ions / cm ² and a tilt angle of 7 °. In the active region 11a, an N-type source / drain region 20 having a junction surface deeper than the P-type pocket region 19 and connected to the N-type extension region 18 is formed in a region on the side of the sidewall 17 in the active region 11a. Form.

次に、図１１（ａ）及び図１１（ｂ）に示すように、Ｎ型ソースドレイン領域２０が露出した半導体基板１１の上に、スパッタ法により、膜厚が１１ｎｍのニッケル（Ｎｉ）からなる第１の金属膜２７を堆積する。 Next, as shown in FIGS. 11A and 11B, the semiconductor substrate 11 with the N-type source / drain region 20 exposed is made of nickel (Ni) having a thickness of 11 nm by sputtering. A first metal film 27 is deposited.

次に、図１１（ｃ）及び図１１（ｄ）に示すように、例えば温度が３５０℃程度の窒素雰囲気による熱処理を施すことにより、各Ｎ型ソースドレイン領域２０の上部にニッケルシリサイドからなる金属シリサイド層２３を形成する。このとき、ポリシリコンからなるゲート電極形成膜１４は、保護膜２６によりマスクされているため、シリサイド化されることはない。その後、未反応で残存している第１の金属膜２７を選択的に除去する。 Next, as shown in FIGS. 11C and 11D, a metal made of nickel silicide is formed on each N-type source / drain region 20 by performing a heat treatment in a nitrogen atmosphere at a temperature of about 350 ° C., for example. A silicide layer 23 is formed. At this time, since the gate electrode forming film 14 made of polysilicon is masked by the protective film 26, it is not silicided. Thereafter, the unreacted first metal film 27 is selectively removed.

次に、図１２（ａ）及び図１２（ｂ）に示すように、ゲート電極形成膜１４を含む半導体基板１１の上に全面にわたって、プラズマＣＶＤ法により、アンドープの酸化シリコンであるＵＳＧ（ＵｎｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）からなる層間絶縁膜２４を堆積し、続いてＣＭＰ法により、堆積した層間絶縁膜２４に対して保護膜２６が露出するまで平坦化する。その後、窒化シリコン及びポリシリコンに対して酸化シリコンを選択的にエッチングする条件のドライエッチング法又はウェットエッチング法を用いてゲート電極形成膜１４の上面が露出するまで保護膜２６及び層間絶縁膜２４をエッチングする。このとき、層間絶縁膜２４は必ずしもエッチングする必要はなく、保護膜２６のみを選択的にエッチングしてもよい。なお、シリコン酸化膜を選択的にエッチングするには、ドライエッチング法の場合には、例えば、Ｃ_５Ｆ_８、Ｏ_２及びＡｒをそれぞれ流量が１５ｍｌ／ｍｉｎ（標準状態）、１８ｍｌ／ｍｉｎ（標準状態）の及び９５０ｍｌ／ｍｉｎ（標準状態）で、圧力が６．７Ｐａの条件で供給し、高周波（ＲＦ）出力（Ｔ／Ｂ）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いればよい。 Next, as shown in FIGS. 12A and 12B, over the entire surface of the semiconductor substrate 11 including the gate electrode formation film 14, USG (Undoped Silicate), which is undoped silicon oxide, is formed by plasma CVD. The interlayer insulating film 24 made of glass is deposited, and then planarized by CMP until the protective film 26 is exposed to the deposited interlayer insulating film 24. Thereafter, the protective film 26 and the interlayer insulating film 24 are formed until the upper surface of the gate electrode formation film 14 is exposed using a dry etching method or a wet etching method under a condition for selectively etching silicon oxide with respect to silicon nitride and polysilicon. Etch. At this time, the interlayer insulating film 24 is not necessarily etched, and only the protective film 26 may be selectively etched. In order to selectively etch the silicon oxide film, in the case of the dry etching method, for example, the flow rates of C ₅ F ₈ , O ₂ and Ar are 15 ml / min (standard state) and 18 ml / min (standard), respectively. State) and 950 ml / min (standard state), with a pressure of 6.7 Pa, a high frequency (RF) output (T / B) of 1800 W / 1500 W, and a substrate temperature of 0 ° C. Etching may be used.

次に、図１２（ｃ）及び図１２（ｄ）に示すように、ゲート電極形成膜１４のうちの素子分離領域１２上に位置するコンタクト形成領域部分を覆うレジスト（図示せず）を形成する。続いて、ドライエッチングによりレジストに覆われた部分を除いてゲート電極形成膜１４をエッチングし、膜厚を４０ｎｍとする。これにより、コンタクト形成領域部分のゲート電極形成膜１４の膜厚が１００ｎｍであるのに対して、活性領域１１ａ上のゲート電極形成膜１４の膜厚は４０ｎｍとなる。その後、ゲート電極形成膜１４が露出した層間絶縁膜２４の上に、スパッタ法により、膜厚が５０ｎｍのニッケルからなる第２の金属膜２５を堆積する。 Next, as shown in FIGS. 12C and 12D, a resist (not shown) is formed to cover the contact formation region located on the element isolation region 12 in the gate electrode formation film 14. . Subsequently, the gate electrode formation film 14 is etched except for the portion covered with the resist by dry etching, so that the film thickness becomes 40 nm. Thereby, the thickness of the gate electrode formation film 14 in the contact formation region is 100 nm, whereas the thickness of the gate electrode formation film 14 on the active region 11a is 40 nm. Thereafter, a second metal film 25 made of nickel having a thickness of 50 nm is deposited on the interlayer insulating film 24 from which the gate electrode forming film 14 is exposed by sputtering.

次に、図１３（ａ）及び図１３（ｂ）に示すように、堆積した第２の金属膜２５に対して例えば温度が５２０℃程度の窒素雰囲気による熱処理を施して、ゲート電極形成膜１４をシリサイド化することにより、活性領域１１ａ上に位置するポリシリコンからなるゲート電極形成膜１４がフルシリサイド化されたゲート電極１５を得る。このとき、ゲート電極形成膜１４における素子分離領域１２上に位置するコンタクト形成領域１５ｂの膜厚は、ゲート電極形成膜１４の活性領域１１ａ上に位置する部分の膜厚よりも大きいため、コンタクト形成領域１５ｂに含まれるポリシリコンの一部がシリサイドされずに、島状ポリシリコン１４ｂとして残存する。 Next, as shown in FIGS. 13A and 13B, the deposited second metal film 25 is subjected to a heat treatment in a nitrogen atmosphere at a temperature of about 520 ° C., for example, to form the gate electrode formation film 14. Is silicided to obtain a gate electrode 15 in which the gate electrode formation film 14 made of polysilicon located on the active region 11a is fully silicided. At this time, since the thickness of the contact formation region 15b located on the element isolation region 12 in the gate electrode formation film 14 is larger than the thickness of the portion located on the active region 11a of the gate electrode formation film 14, contact formation is performed. Part of the polysilicon included in the region 15b remains as island-like polysilicon 14b without being silicided.

なお、シリサイド化する第１の金属膜２７及び第２の金属膜２５にはニッケルを用いたが、これに限られず、コバルト（Ｃｏ）又はタングステン（Ｗ）を用いることができる。 Note that nickel is used for the first metal film 27 and the second metal film 25 to be silicided, but the present invention is not limited to this, and cobalt (Co) or tungsten (W) can be used.

（第２の実施形態の一変形例）
図１４（ａ）及び図１４（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面構成を示している。 (One Modification of Second Embodiment)
14A and 14B show a semiconductor device according to a modification of the second embodiment of the present invention, in which FIG. 14A shows a planar configuration, and FIG. 14B shows the XIVb of FIG. The cross-sectional structure in the -XIVb line is shown.

図１４に示すように、本発明の第２の実施形態の一変形例は、島状ポリシリコン１４ｂを活性領域１１ａの両側に位置する素子分離領域１２上に形成し、且つ活性領域１１ａの端部上に跨って形成される構成を有している。 As shown in FIG. 14, in a modification of the second embodiment of the present invention, island-shaped polysilicon 14b is formed on the element isolation region 12 located on both sides of the active region 11a, and the end of the active region 11a is formed. It has the structure formed over a part.

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。 (Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.

本発明の第３の実施形態は、第２の実施形態に係る半導体装置の他の製造方法である。ここでは、第２の実施形態との相違点のみを説明する。 The third embodiment of the present invention is another method for manufacturing a semiconductor device according to the second embodiment. Here, only differences from the second embodiment will be described.

図１５（ａ）〜図１５（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の要部の工程の断面構成を示している。図１５（ａ）、（ｃ）はゲート幅方向の断面構成を示し、図１５における（ｂ）、（ｄ）はゲート長方向の断面構成を示している。 FIG. 15A to FIG. 15D show cross-sectional configurations of main steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. 15A and 15C show a cross-sectional configuration in the gate width direction, and FIGS. 15B and 15D show cross-sectional configurations in the gate length direction.

まず、図１５（ａ）及び図１５（ｂ）に示すように、図９（ａ）、（ｂ）〜図１２（ａ）、（ｂ）と同様の方法によって、図１２（ａ）、（ｂ）と同一の構成を得る。 First, as shown in FIGS. 15 (a) and 15 (b), FIGS. 12 (a) and (b) are performed in the same manner as in FIGS. 9 (a) and (b) to FIGS. 12 (a) and 12 (b). The same configuration as in b) is obtained.

次に、図１５（ｃ）及び図１５（ｄ）に示すように、ゲート電極形成膜１４が露出した層間絶縁膜２４の上に、スパッタ法により、膜厚が９５ｎｍのニッケルからなる第２の金属膜２５を堆積する。その後、第２の金属膜２５におけるゲート電極形成膜１４のコンタクト形成領域の上側部分を塩素ガス等により選択的にエッチングして、その部分の膜厚を４０ｎｍとする。これにより、第２の金属膜２５における活性領域１１ａ上部分の膜厚が９５ｎｍであるのに対し、第２の金属膜２５におけるゲート電極形成膜１４のコンタクト形成領域の上側部分の膜厚は４０ｎｍとなる。 Next, as shown in FIGS. 15C and 15D, a second film made of nickel having a thickness of 95 nm is formed on the interlayer insulating film 24 from which the gate electrode forming film 14 is exposed by sputtering. A metal film 25 is deposited. Thereafter, the upper portion of the contact formation region of the gate electrode formation film 14 in the second metal film 25 is selectively etched with chlorine gas or the like, so that the thickness of the portion is 40 nm. Thereby, the film thickness of the upper part of the active region 11a in the second metal film 25 is 95 nm, whereas the film thickness of the upper part of the contact formation region of the gate electrode formation film 14 in the second metal film 25 is 40 nm. It becomes.

その後、図１３（ａ）及び図１３（ｂ）に示すように、コンタクト形成領域の上側部分の膜厚を減らした第２の金属膜２５に対して、例えば温度が５２０℃程度の窒素雰囲気による熱処理を施して、ゲート電極形成膜１４をシリサイド化することにより、活性領域１１ａ上に位置するポリシリコンからなるゲート電極形成膜１４がフルシリサイド化されたゲート電極１５を得る。このとき、第２の金属膜２５におけるゲート電極のコンタクト形成領域の上側部分の膜厚は、第２の金属膜２５における活性領域１１ａの上側部分の膜厚よりも小さいため、ゲート電極形成膜１４におけるコンタクト形成領域のポリシリコンの一部がシリサイドされずに、島状ポリシリコン１４ｂとして残存する。 Thereafter, as shown in FIGS. 13A and 13B, the second metal film 25 having a reduced thickness in the upper part of the contact formation region is subjected to, for example, a nitrogen atmosphere having a temperature of about 520 ° C. By performing heat treatment to silicide the gate electrode formation film 14, a gate electrode 15 in which the gate electrode formation film 14 made of polysilicon located on the active region 11a is fully silicided is obtained. At this time, since the film thickness of the upper part of the contact formation region of the gate electrode in the second metal film 25 is smaller than the film thickness of the upper part of the active region 11a in the second metal film 25, the gate electrode formation film 14 A part of the polysilicon in the contact formation region in FIG. 5 is not silicided but remains as island-like polysilicon 14b.

なお、第２の実施形態及びその変形例と第３の実施形態とにおいては、ゲート電極１５のゲート長方向の寸法が、素子分離領域１２上に形成された一端部（例えばコンタクト形成領域１５ｂ）と活性領域１１ａ上に形成された他の部分とが同一の幅を有しているが、第１の実施形態のように、素子分離領域１２上に形成された一端部（例えばコンタクト形成領域１５ｂ）のゲート長方向の寸法を活性領域１１ａ上に形成された他の部分よりも大きくなるように形成してもよい。この場合、図９（ｃ）及び図９（ｄ）に示す工程において、ゲート電極形成膜１４を形成する際に、素子分離領域１２上に形成されるコンタクト形成領域となる部分のゲート長方向の寸法を、活性領域１１ａ上に形成される他の部分よりも大きくなるように形成すればよい。 In the second embodiment and its modification and the third embodiment, the gate electrode 15 has a dimension in the gate length direction at one end (for example, the contact formation region 15b) formed on the element isolation region 12. And the other portion formed on the active region 11a have the same width, but one end portion (for example, the contact formation region 15b) formed on the element isolation region 12 as in the first embodiment. ) In the gate length direction may be larger than other portions formed on the active region 11a. In this case, in forming the gate electrode formation film 14 in the steps shown in FIGS. 9C and 9D, the portion in the gate length direction of the portion to be the contact formation region formed on the element isolation region 12 is formed. What is necessary is just to form so that a dimension may become larger than the other part formed on the active region 11a.

本発明に係る半導体装置及びその製造方法によると、活性領域上でフルシリサイド化されるゲート電極における素子分離領域上部分の一部にシリコンを残した状態でシリサイド化するため、フルシリサイド化されたゲート電極のゲート電極容量を低減することができ、フルシリサイド化されるゲート電極を有する半導体装置及びその製造方法等に有用である。 According to the semiconductor device and the method for manufacturing the same according to the present invention, since the silicon is left in a part of the upper part of the element isolation region in the gate electrode to be fully silicided on the active region, the silicon is fully silicided. The gate electrode capacity of the gate electrode can be reduced, which is useful for a semiconductor device having a fully silicided gate electrode, a manufacturing method thereof, and the like.

（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。(A) And (b) shows the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is a top view, (b) is sectional drawing in the Ib-Ib line | wire of (a). （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIIａ−IIａ線における断面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図であり、（ｃ）は（ｄ）のIIｃ−IIｃ線における断面図であり、（ｄ）は（ｃ）のIIｄ−IIｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is sectional drawing in the IIa-IIa line | wire of (b), (B) is a sectional view taken along line IIb-IIb in (a), (c) is a sectional view taken along line IIc-IIc in (d), and (d) is a sectional view taken along line IId-IId in (c). FIG. （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIIIａ−IIIａ線における断面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図であり、（ｃ）は（ｄ）のIIIｃ−IIIｃ線における断面図であり、（ｄ）は（ｃ）のIIIｄ−IIIｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is sectional drawing in the IIIa-IIIa line | wire of (b), (B) is a sectional view taken along line IIIb-IIIb in (a), (c) is a sectional view taken along line IIIc-IIIc in (d), and (d) is a sectional view taken along line IIId-IIId in (c). FIG. （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIVａ−IVａ線における断面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図であり、（ｃ）は（ｄ）のIVｃ−IVｃ線における断面図であり、（ｄ）は（ｃ）のIVｄ−IVｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is sectional drawing in the IVa-IVa line | wire of (b), (B) is a sectional view taken along line IVb-IVb in (a), (c) is a sectional view taken along line IVc-IVc in (d), and (d) is a sectional view taken along line IVd-IVd in (c). FIG. （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のＶａ−Ｖａ線における断面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図であり、（ｃ）は（ｄ）のＶｃ−Ｖｃ線における断面図であり、（ｄ）は（ｃ）のＶｄ−Ｖｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the process order of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is sectional drawing in the Va-Va line | wire of (b), (B) is sectional drawing in the Vb-Vb line of (a), (c) is sectional drawing in the Vc-Vc line of (d), (d) is sectional in the Vd-Vd line of (c). FIG. （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のVIａ−VIａ線における断面図であり、（ｂ）は（ａ）のVIｂ−VIｂ線における断面図であり、（ｃ）は（ｄ）のVIｃ−VIｃ線における断面図であり、（ｄ）は（ｃ）のVIｄ−VIｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the process order of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is sectional drawing in the VIa-VIa line | wire of (b), (B) is sectional drawing in the VIb-VIb line of (a), (c) is sectional drawing in the VIc-VIc line of (d), (d) is sectional in the VId-VId line of (c). FIG. （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のVIIａ−VIIａ線における断面図であり、（ｂ）は（ａ）のVIIｂ−VIIｂ線における断面図である。(A) And (b) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is sectional drawing in the VIIa-VIIa line | wire of (b), (B) is sectional drawing in the VIIb-VIIb line | wire of (a). （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。(A) And (b) shows the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is a top view, (b) is sectional drawing in the VIIIb-VIIIb line | wire of (a). （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIXａ−IXａ線における断面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は（ｄ）のIXｃ−IXｃ線における断面図であり、（ｄ）は（ｃ）のIXｄ−IXｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the process order of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is sectional drawing in the IXa-IXa line | wire of (b), (B) is a sectional view taken along line IXb-IXb in (a), (c) is a sectional view taken along line IXc-IXc in (d), and (d) is a sectional view taken along line IXd-IXd in (c). FIG. （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のＸａ−Ｘａ線における断面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図であり、（ｃ）は（ｄ）のＸｃ−Ｘｃ線における断面図であり、（ｄ）は（ｃ）のＸｄ−Ｘｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is sectional drawing in the Xa-Xa line | wire of (b), (B) is a sectional view taken along line Xb-Xb in (a), (c) is a sectional view taken along line Xc-Xc in (d), and (d) is a sectional view taken along line Xd-Xd in (c). FIG. （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のXIａ−XIａ線における断面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図であり、（ｃ）は（ｄ）のXIｃ−XIｃ線における断面図であり、（ｄ）は（ｃ）のXIｄ−XIｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is sectional drawing in the XIa-XIa line | wire of (b), (B) is a sectional view taken along line XIb-XIb in (a), (c) is a sectional view taken along line XIc-XIc in (d), and (d) is a sectional view taken along line XId-XId in (c). FIG. （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のXIIａ−XIIａ線における断面図であり、（ｂ）は（ａ）のXIIｂ−XIIｂ線における断面図であり、（ｃ）は（ｄ）のXIIｃ−XIIｃ線における断面図であり、（ｄ）は（ｃ）のXIIｄ−XIIｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the process order of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is sectional drawing in the XIIa-XIIa line | wire of (b), (B) is a sectional view taken along line XIIb-XIIb in (a), (c) is a sectional view taken along line XIIc-XIIc in (d), and (d) is a sectional view taken along line XIId-XIId in (c). FIG. （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のXIIIａ−XIIIａ線における断面図であり、（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図である。(A) And (b) shows the cross-sectional structure of the order of the process of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is sectional drawing in the XIIIa-XIIIa line | wire of (b), (B) is sectional drawing in the XIIIb-XIIIb line | wire of (a). （ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図である。(A) And (b) shows the semiconductor device concerning the modification of the 2nd Embodiment of this invention, (a) is a top view, (b) is the cross section in the XIVb-XIVb line | wire of (a). FIG. （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の要部の工程の断面構成を示し、（ａ）は（ｂ）のXVａ−XVａ線における断面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は（ｄ）のXVｃ−XVｃ線における断面図であり、（ｄ）は（ｃ）のXVｄ−XVｄ線における断面図である。(A)-(d) shows the cross-sectional structure of the process of the principal part of the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention, (a) is sectional drawing in the XVa-XVa line | wire of (b). (B) is a sectional view taken along line XVb-XVb in (a), (c) is a sectional view taken along line XVc-XVc in (d), and (d) is taken along line XVd-XVd in (c). FIG. （ａ）及び（ｂ）は従来のＭＩＳトランジスタの製造方法におけるフルシリサイド化工程を示し、（ａ）はゲート幅方向であって（ｂ）のXVIａ−XVIａ線における断面図であり、（ｂ）はゲート長方向であって（ａ）のXVIｂ−XVIｂ線における断面図である。(A) And (b) shows the full silicidation process in the manufacturing method of the conventional MIS transistor, (a) is a gate width direction, and is sectional drawing in the XVIa-XVIa line | wire of (b), (b) FIG. 4 is a cross-sectional view taken along line XVIb-XVIb in (a) in the gate length direction.

Explanation of symbols

１１半導体基板
１１ａ活性領域
１２素子分離領域
１３ゲート絶縁膜
１４ゲート電極形成膜
１４Ａ半導体膜
１４ａ島状ポリシリコン
１４ｂ島状ポリシリコン
１５ゲート電極
１５ａコンタクト形成領域
１５ｂコンタクト形成領域
１６オフセットサイドウォール（第１のサイドウォール）
１６ＡＴＥＯＳ膜
１７サイドウォール（第２のサイドウォール）
１８Ｎ型エクステンション領域
１９Ｐ型ポケット領域
２０Ｎ型ソースドレイン領域
２１保護膜
２２レジストパターン
２３金属シリサイド層
２４層間絶縁膜
２５第２の金属膜
２６保護膜
２６Ａ絶縁膜
２７第１の金属膜 DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 11a Active region 12 Element isolation region 13 Gate insulating film 14 Gate electrode formation film 14A Semiconductor film 14a Island-like polysilicon 14b Island-like polysilicon 15 Gate electrode 15a Contact formation region 15b Contact formation region 16 Offset sidewall (first Side wall)
16A TEOS film 17 Side wall (second side wall)
18 N-type extension region 19 P-type pocket region 20 N-type source / drain region 21 Protective film 22 Resist pattern 23 Metal silicide layer 24 Interlayer insulating film 25 Second metal film 26 Protective film 26A Insulating film 27 First metal film

Claims

An element isolation region formed in a semiconductor substrate;
An active region comprising the semiconductor substrate surrounded by the element isolation region;
A gate insulating film formed on the active region;
A gate electrode formed over the active region and the adjacent element isolation region,
The gate electrode is provided on the active region via the gate insulating film, and the entire region in the thickness direction is provided on the element isolation region, the first portion including the silicide region, the silicon region, And a second portion formed of the silicide region so as to cover the silicon region.

The semiconductor device according to claim 1,
The semiconductor device, wherein the silicon region is formed on the element isolation region so as to be separated from a boundary position between the active region and the element isolation region.

The semiconductor device according to claim 1,
The semiconductor device is characterized in that the silicon region is formed over a part of the active region.

The semiconductor device according to any one of claims 1 to 3,
The semiconductor device according to claim 1, wherein the second portion of the gate electrode has a larger dimension in the gate length direction than the first portion of the gate electrode.

The semiconductor device according to any one of claims 1 to 3,
The semiconductor device according to claim 1, wherein the first portion of the gate electrode and the second portion of the gate electrode have the same dimension in the gate length direction.

The semiconductor device according to any one of claims 1 to 5,
The semiconductor device according to claim 1, wherein the second portion of the gate electrode is a contact formation region.

The semiconductor device according to any one of claims 1 to 6,
The semiconductor device is characterized in that the silicon region is made of polysilicon or amorphous silicon.

The semiconductor device according to any one of claims 1 to 7,
The semiconductor device, wherein the silicide region is made of nickel silicide.

The semiconductor device according to any one of claims 1 to 8,
The semiconductor device according to claim 1, wherein the gate insulating film is made of a high dielectric film.

Forming an active region surrounded by the element isolation region by forming an element isolation region in a semiconductor substrate;
Forming a gate insulating film on the active region (b);
After the step (b), a step (c) of forming a gate electrode formation film made of silicon straddling the active region and the adjacent element isolation region;
Forming a metal film on the gate electrode formation film (d);
A step (e) of forming a gate electrode by siliciding the gate electrode formation film using the metal film by heat-treating the semiconductor substrate;
In the step (e), the first portion located on the active region in the gate electrode formation film is silicided on the entire region in the thickness direction, while being located on the element isolation region in the gate electrode formation film. A method of manufacturing a semiconductor device, wherein the second portion is silicided leaving a silicon region in a part thereof.

In the manufacturing method of the semiconductor device according to claim 10,
In the step (c), the second portion of the gate electrode formation film is formed to have a larger dimension in the gate length direction than the first portion of the gate electrode formation film. A method for manufacturing a semiconductor device.

In the manufacturing method of the semiconductor device according to claim 10,
In the step (c), the first portion of the gate electrode and the second portion of the gate electrode are formed to have the same dimension in the gate length direction. .

In the manufacturing method of the semiconductor device according to any one of claims 10 to 12,
The semiconductor further comprising a step (f) of removing an upper portion of the first portion of the gate electrode formation film after the step (c) and before the step (d). Device manufacturing method.

In the manufacturing method of the semiconductor device according to any one of claims 10 to 12,
After the step (d) and before the step (e), the method further includes a step (g) of removing an upper portion of the metal film located on the second portion of the gate electrode formation film. A method for manufacturing a semiconductor device, comprising:

In the manufacturing method of the semiconductor device of any one of Claims 10-14,
After step (c) and before step (d),
A step (h) of forming a first sidewall made of a first insulating film on a side surface of the gate electrode formation film; and the gate electrode formation film and the first sidewall after the step (h) And a step (i) of forming an extension region in the active region by implanting impurity ions into the active region using a mask as a mask.

In the manufacturing method of the semiconductor device according to claim 15,
After step (i) and before step (d),
A step (j) of forming a second sidewall made of a second insulating film with the first sidewall interposed on a side surface of the gate electrode formation film; and after the step (j), A step (k) of forming a source / drain region in the active region by implanting impurity ions into the active region using the gate electrode formation film, the first sidewall and the second sidewall as a mask; A method for manufacturing a semiconductor device.

In the manufacturing method of the semiconductor device according to claim 16,
After step (k) and before step (d),
A method of manufacturing a semiconductor device, further comprising a step (l) of forming a silicide layer on the source / drain region.