KR100580795B1 - Method For Manufacturing Semiconductor Devices - Google Patents
Method For Manufacturing Semiconductor Devices Download PDFInfo
- Publication number
- KR100580795B1 KR100580795B1 KR1020030085392A KR20030085392A KR100580795B1 KR 100580795 B1 KR100580795 B1 KR 100580795B1 KR 1020030085392 A KR1020030085392 A KR 1020030085392A KR 20030085392 A KR20030085392 A KR 20030085392A KR 100580795 B1 KR100580795 B1 KR 100580795B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate electrode
- drain
- heat treatment
- silicide
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 45
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 45
- 230000008569 process Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 16
- -1 Nitrogen ions Chemical class 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 abstract description 7
- 238000010030 laminating Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 103
- 239000012535 impurity Substances 0.000 description 12
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명의 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 전극을 개재하며 게이트 절연막을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극을 가운데 두고 소스/드레인을 형성하고, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전역 상에 Co 실리사이드를 위한 도전층을 적층하고, 상기 도전층을 열처리 공정에 의해 처리함으로써 상기 게이트 전극과 소스/드레인 상에 Co 모노실리사이드층을 형성하고, 상기 게이트 전극과 소스/드레인에 상기 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시키기 위한 질소 이온을 이온주입하고, 상기 Co 모노실리사이드층을 열처리 공정에 의해 Co 실리사이드층으로 상변이시킨다.In the method of manufacturing a semiconductor device of the present invention, a gate insulating film is formed through a gate electrode in an active region of a semiconductor substrate, a spacer is formed on a sidewall of the gate electrode, a source / drain is formed with the gate electrode in the center, Forming a Co monosilicide layer on the gate electrode and the source / drain by laminating a conductive layer for Co silicide over the entire semiconductor substrate including the gate electrode and treating the conductive layer by a heat treatment process; Nitrogen ions are ion-implanted into the gate electrode and the source / drain to reduce the grain size of the polycrystalline silicon layer of the gate electrode, and the Co monosilicide layer is phase-transformed into the Co silicide layer by a heat treatment process.
따라서, 본 발명은 상기 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시키므로 상기 게이트 전극의 면 저항과 Co 실리사이드층의 저항을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킬 수가 있다. Therefore, according to the present invention, the grain size of the polycrystalline silicon layer of the gate electrode is reduced, so that the sheet resistance of the gate electrode and the resistance of the Co silicide layer can be reduced, and the operation speed of the semiconductor device can be improved.
Co 실리사이드층, 다결정 실리콘층, 입계 사이즈, 질소 이온주입, 면 저항Co silicide layer, polycrystalline silicon layer, grain boundary size, nitrogen ion implantation, surface resistance
Description
도 1은 종래 기술에 의한 반도체 소자의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.2A to 2E are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시킴으로써 상기 게이트 전극 상의 코발트(Co) 실리사이드층의 저항을 저감시키도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which the resistance of the cobalt (Si) layer on the gate electrode is reduced by reducing the grain size of the polycrystalline silicon layer of the gate electrode. It is about.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자의 미세화가 심화되므로 상기 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 상기 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게 이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라서, 상기 게이트 전극의 면 저항(sheet resistance)이 증가하고, 상기 콘택홀에서의 콘택 저항이 증가하므로 상기 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 상기 반도체 소자의 동작 속도가 저하된다.In general, as the integration of semiconductor devices increases, the miniaturization of the semiconductor devices intensifies, and therefore, the MOS transistors for the semiconductor devices are also miniaturized. That is, the size of the source / drain, gate electrode, wiring, etc. of the MOS transistor is reduced. In addition, the size of the contact hole for the electrical connection between the source / drain and the wiring or the contact hole for the electrical connection between the gate electrode and the wiring is also reduced. Therefore, the sheet resistance of the gate electrode increases and the contact resistance of the contact hole increases, thereby delaying the electrical signal transmission of the MOS transistor and further lowering the operating speed of the semiconductor device.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가하므로 이러한 요구를 충족시키기 위해 상기 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다. 초기의 실리사이드 공정은 상기 게이트 전극과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계로 진행하기 때문에 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있다.Nevertheless, as the demand for higher speed of the semiconductor device is gradually increased, methods for reducing the contact resistance have been proposed to satisfy this demand. Among these methods, a method of forming a silicide layer having a low specific resistance on the source / drain of the contact hole is widely used. In the initial silicide process, since the silicide layer is formed on the gate electrode and the source / drain in separate steps, the manufacturing process is complicated and the manufacturing cost is high.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결 정 실리콘 상에만 남겨둘 수가 있다.Recently, in order to simplify the silicide process and reduce the manufacturing cost, a salicide (Salicide: Self Aligned Silicide) process has been introduced. The salicide process simultaneously forms the silicide layer on the gate electrode and the source / drain by one same process. That is, in the salicide process, when the high melting point metal layer is laminated on the single crystal silicon, the polycrystalline silicon, and the insulating film at the same time, and the heat treatment is performed, the high melting point metal layer on the single crystal silicon and the polycrystalline silicon is silicided into a silicide layer. The high melting point metal on the insulating film is not silicided and remains as it is. Thereafter, the silicide layer may be left only on the single crystal silicon and the polycrystalline silicon by removing the non-silicided high melting point metal by an etching process.
이러한 살리사이드 공정은 금속의 전기적 저항 및 실리사이드층의 전기적 저항이 양호한 티타늄 살리사이드 공정 또는 코발트 살리사이드 공정 등이 반도체 소자의 제조 공정에 널리 사용되고 있다.In the salicide process, a titanium salicide process or a cobalt salicide process having good electrical resistance of a metal and a silicide layer are widely used in a semiconductor device manufacturing process.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1에 도시된 바와 같이, 종래의 반도체 소자는 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)이 형성되고, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 개재하며 게이트 전극(15)의 패턴이 형성되고, 상기 게이트 전극(15)의 측벽에 스페이서(17)가 형성되고, 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 전극(15)을 사이에 두고 이격하며 엘디디(LDD: lightly doped drain) 구조를 갖는 소스/드레인(S/D)이 형성된다. 또한, 상기 소스/드레인(S/D)과 게이트 전극(15)에 각각 코발트(Co) 실리사이드층(21),(23)이 형성된다.1 is a cross-sectional structural view showing a semiconductor device according to the prior art. As shown in FIG. 1, in the conventional semiconductor device, an
그런데, 종래에는 상기 게이트 전극(15)의 다결정 실리콘층의 입계(grain boundary) 사이즈가 비교적 크므로 상기 Co 실리사이드층(23)의 형성을 위한 열처리 공정을 진행하는 동안에 상기 게이트 전극(15) 내의 도핑된 불순물의 확산은 크게 증가하지 못한다.However, since the grain boundary size of the polycrystalline silicon layer of the
따라서, 상기 게이트 전극(15) 내의 불순물은 균일하게 도핑되지 않으므로 상기 게이트 전극(15)에 전원이 인가될 때, 상기 게이트 전극(15)의 디플리션(depletion)이 크게 발생할 수 있다.Therefore, since impurities in the
또한, 상기 Co 실리사이드층(23)의 실리사이드화 반응 속도가 빠르므로 상기 Co 실리사이드층(23)의 저항이 크고, 상기 게이트 전극(15)의 면 저항이 크며, 상기 게이트 절연막(13)의 신뢰성이 낮다.In addition, since the reaction rate of silicide formation of the
따라서, 본 발명의 목적은 게이트 전극의 다결정 실리콘층 입계 사이즈를 감소시킴으로써 게이트 전극의 면 저항과 Co 실리사이드층의 저항을 저감하는데 있다.Accordingly, an object of the present invention is to reduce the sheet resistance of the gate electrode and the resistance of the Co silicide layer by reducing the grain size of the polycrystalline silicon layer of the gate electrode.
본 발명의 다른 목적은 게이트 전극의 디플리션을 최소화하는데 있다.Another object of the present invention is to minimize the depletion of the gate electrode.
본 발명의 또 다른 목적은 게이트 절연막의 신뢰성을 향상시키는데 있다.
Another object of the present invention is to improve the reliability of the gate insulating film.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 액티브 영역에 다결정 실리콘층의 게이트 전극을 가운데 두고 소스/드레인을 형성하는 단계; 상기 게이트 전극과 소스/드레인 상에 모노실리사이드층을 형성하는 단계; 상기 모노실리사이드층에 인접한 부분의 게이트 전극과 소스/드레인에 상기 다결정 실리콘층의 입계 사이즈를 감소하기 위한 이온을 이온주입하는 단계; 상기 모노실리사이드층을 열처리 공정에 의해 실리사이드층으로 상변이시키는 단계를 포함하는 것을 특징으로 한다.Forming a source / drain centering the gate electrode of the polycrystalline silicon layer in an active region of the semiconductor substrate; Forming a monosilicide layer on the gate electrode and the source / drain; Implanting ions into the gate electrode and the source / drain adjacent to the monosilicide layer to reduce the grain size of the polycrystalline silicon layer; It characterized in that it comprises the step of phase-shifting the monosilicide layer into a silicide layer by a heat treatment process.
바람직하게는, 상기 모노 실리사이드층과 상기 실리사이드층을 각각 Co 모 노 실리사이드층과 Co 실리사이드층으로 형성할 수 있다.Preferably, the mono silicide layer and the silicide layer may be formed of a Co mono silicide layer and a Co silicide layer, respectively.
바람직하게는, 상기 이온으로서 질소 이온을 사용할 수 있다.Preferably, nitrogen ions can be used as the ions.
바람직하게는, 상기 질소 이온을 10~50KeV의 에너지와 1E13~1E15 ions/cm2의 도우즈(dose)로 이온주입할 수 있다.Preferably, the nitrogen ions may be ion implanted at an energy of 10 to 50 KeV and a dose of 1E13 to 1E15 ions / cm 2 .
바람직하게는, 상기 질소 이온을 상기 열처리 공정에 의해 확산시킬 수가 있다.Preferably, the nitrogen ions can be diffused by the heat treatment step.
바람직하게는, 상기 열처리 공정으로서 급속 열처리 공정을 진행할 수 있다.Preferably, a rapid heat treatment process may be performed as the heat treatment process.
바람직하게는, 상기 급속 열처리 공정을 700~850℃의 온도와 질소(N2) 가스의 분위기에서 10~60초의 시간 동안에 진행할 수 있다.Preferably, the rapid heat treatment process may be performed in a temperature of 700 ~ 850 ℃ and nitrogen (N 2 ) gas for a time of 10 to 60 seconds.
따라서, 본 발명은 상기 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시키므로 상기 게이트 전극의 면 저항과 콘택 저항을 저감시킬 수가 있다.Therefore, the present invention can reduce the grain size of the polycrystalline silicon layer of the gate electrode, thereby reducing the surface resistance and the contact resistance of the gate electrode.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2E are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 p형 또는 n형이 사용 가능하지만, 설명의 편의상 상기 반도체 기판(10)이 p형인 경우를 기준으로 설명하기로 한다.Referring to FIG. 2A, first, a
이어서, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성시킨다. 이때, 상기 소자 분리막(11)을 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성한다. 물론, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 소자 분리막을 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성하는 것도 가능하다.Subsequently, the
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 원하는 두께로 형성하고, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 도전층, 예를 들어 불순물이 도핑된 다결정 실리콘층을 원하는 두께로 형성한다. 이어서, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 다결정 실리콘층과 게이트 절연막(13)을 남김과 아울러 나머지 불필요한 부분의 다결정 실리콘층과 게이트 절연막(13)을 제거함으로써 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 상기 다결정 실리콘층으로 이루어진 게이트 전극(15)과 게이트 절연막(13)의 패턴을 형성한다.Thereafter, a
그런 다음, 상기 게이트 전극(15)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디 형성 불순물, 예를 들어 n형 불순물을 저농도로 이온주입한다.Thereafter, ion-implanted impurities, such as n-type impurities, are implanted at low concentration into the active region of the
이후, 예를 들어 화학 기상 증착 공정을 이용하여 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 스페이서(17)를 위한 절연막, 예를 들어 질화막을 적층한다. 이어서, 예를 들어 에치백(etch back) 공정을 이용하여 상기 절연막을 처리함으로써 상기 게이트 전극(15)의 좌, 우 양측벽에 스페이서(17)를 형성함과 아울러 상기 게이트 전극(15)의 상부면과, 상기 게이트 전극(15) 외측의 액티브 영역의 표면을 노출시킨다.Subsequently, an insulating film, for example, a nitride film, for the
그 다음에, 상기 게이트 전극(15)과 스페이서(17)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 형성 불순물, 예를 들어 n형 불순물을 고농도로 이온주입한다.Next, using the
이어서, 열처리 공정을 이용하여 상기 이온주입된 불순물을 확산시킴으로써 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 전극(15)을 가운데 두고 이격한, 엘디디 구조를 갖는 소스/드레인(S/D)의 접합을 형성한다.Subsequently, a source / drain (S / D) having an LED structure spaced apart from the
도 2b를 참조하면, 그 다음에, 예를 들어 스퍼터링 공정을 이용하여 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 표면 전역 상에 Co 실리사이드층을 위한 도전층(30)을 적층한다.Referring to FIG. 2B, a
즉, 상기 스퍼터링 공정을 이용하여 상기 게이트 전극(15)과 스페이서(17) 및 소스/드레인(S/D)을 포함하여 상기 반도체 기판(10)의 전역 상에 상기 도전층(30)의 제 1 층인 Ti층(31)을 100~200Å의 두께로 적층하고, 상기 Ti층(31) 상에 Co층(33)을 100~400Å의 두께로 적층하고, 상기 Co층(33) 상에 Ti층을 100~200Å의 두께로 적층한 후 상기 Ti층을 질소(N2) 가스의 분위기에서 열처리함으로써 TiN층(35)을 형성한다.That is, the first layer of the
여기서, 상기 Ti층(31)은 상기 반도체 기판(10)의 전역 상에 상기 Co층(33)의 용이한 접착을 위한 접착층으로서의 역할을 담당하고, 상기 TiN층(35)은 상기 Co층(33)의 보호를 위한 보호층으로서의 역할을 담당한다.Here, the
도 2c를 참조하면, 이후, 제 1 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 도 2b의 도전층(30)을 열처리시킴으로써 상기 소스/드레인(S/D)의 단결정 실리콘층 상에 Co 모노실리사이드층(41)을 형성함과 아울러 상기 게이트 전극(15)의 다결정 실리콘층 상에 Co 모노실리사이드층(43)을 형성한다. 이때, 상기 급속 열처리 공정을 400~550℃의 온도와 질소(N2) 가스의 분위기에서 30~60초 동안에 진행한다.Referring to FIG. 2C, a Co mono layer on the single crystal silicon layer of the source / drain (S / D) is then heat-treated by heat treatment of the
이어서, 예를 들어 습식 식각 공정을 이용하여 상기 실리사이드화 반응을 하지 않은 미반응 상태의 도전층(30)을 모두 제거시킴으로써 상기 소스/드레인(S/D) 상에 상기 Co 모노실리사이드층(41)을 남김과 아울러 상기 게이트 전극(15) 상에 상기 Co 모노실리사이드층(43)을 남긴다. 여기서, 상기 습식 식각 공정용 식각액으로는 황산과 과산화수소수가 혼합된 고온의 식각액을 사용한다.Subsequently, the
도 2d를 참조하면, 그런 다음, 이온주입 공정을 이용하여 상기 Co 모노실리사이드층(41),(43)에 인접한 부분의 소스/드레인(S/D)과 게이트 전극(15)에 상기 게이트 전극(15)의 다결정 실리콘층의 입계 사이즈를 감소시키기 위한 이온, 예를 들어 질소 이온(45)을 예를 들어 10~50KeV의 에너지와 1E13~1E14 ions/cm2 의 도우 즈(dose)로 이온주입시킨다.Referring to FIG. 2D, the
이때, 상기 게이트 전극(15)의 다결정 실리콘층이 상기 질소 이온(45)에 의해 손상을 받으므로 상기 게이트 전극(15)의 다결정 실리콘층의 입계 사이즈는 상기 질소 이온의 이온주입 전에 비하여 감소한다.At this time, since the polycrystalline silicon layer of the
도 2e를 참조하면, 이어서, 제 2 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 도 2d의 Co 모노실리사이드층(41),(43)을 열처리시킨다. 따라서, 상기 소스/드레인(S/D) 상의 Co 모노실리사이드층(41)은 Co 실리사이드층(47)으로 상변이한다. 이와 아울러 상기 게이트 전극(15) 상의 Co 모노실리사이드층(43)은 Co 실리사이드층(49)으로 상변이한다. 여기서, 상기 급속 열처리 공정을 700~850℃의 온도와 질소(N2) 가스의 분위기에서 10~60초 동안에 진행한다.Referring to FIG. 2E, the Co monosilicide layers 41 and 43 of FIG. 2D are subsequently heat treated using a second heat treatment process, for example, a rapid heat treatment process. Therefore, the
이때, 상기 게이트 전극(15)의 다결정 실리콘층의 입계 사이즈는 감소되어 있으므로 상기 Co 실리사이드층(49)의 저항과 게이트 전극(15)의 면 저항이 저감되고 나아가 반도체 소자의 동작 속도가 향상될 수 있다.In this case, since the grain size of the polycrystalline silicon layer of the
또한, 상기 게이트 전극(15)의 도핑된 불순물의 확산이 증가하므로 상기 불순물은 게이트 전극(15)에 균일하게 도핑될 수 있다. 따라서, 상기 게이트 전극(15)의 디플리션이 최소화될 수 있다.In addition, since the diffusion of the doped impurities of the
또한, 도 2d의 질소 이온(45)은 상기 게이트 전극(15) 내에서 확산하여 상기 게이트 전극(15)과 게이트 절연막(13) 사이의 계면에 모여지므로 상기 게이트 절연막(13)의 신뢰성이 향상될 수 있다.In addition, since the
또한, 상기 질소 이온(45)은 상기 Co 실리사이드층(47),(49)의 실리사이드화 반응 속도를 낮춤으로써 상기 Co 실리사이드층(47),(49)의 열적 안정성을 향상시키므로 상기 Co 실리사이드층(47),(49)이 더욱 균일하게 형성되고 나아가 상기 Co 실리사이드층(47),(49)의 저항이 감소될 수 있다.In addition, the
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 게이트 전극과 소스/드레인의 콘택 영역 상의 층간 절연막에 콘택홀을 각각 형성하고, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하고, 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 예를 들어 텅스텐층을 적층하고, 상기 텅스텐층을 평탄화 공정에 의해 상기 콘택홀에만 남기고, 상기 콘택홀의 텅스텐층에 전기적으로 연결되도록 상기 층간 절연막 상에 배선의 패턴을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다.Subsequently, although not shown in the drawings, an interlayer insulating film is formed on the semiconductor substrate using a conventional process, contact holes are formed in the interlayer insulating film on the contact region of the gate electrode and the source / drain, respectively, and the inside of the contact hole is formed. And a barrier metal layer on the interlayer insulating film, and for example, a tungsten layer is laminated on the barrier metal layer so as to fill the contact hole, and the tungsten layer is left only in the contact hole by a planarization process. The manufacturing process of the semiconductor device of the present invention is completed by forming a wiring pattern on the interlayer insulating film so as to be electrically connected to the tungsten layer.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 절연막을 개재하며 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극을 가운데 두고 소스/드레인을 형성하고, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전역 상에 Co 실리사이드를 위한 도전층을 적층하고, 상기 도전층을 열처리 공정에 의해 처리함으로써 상기 게이트 전극과 소스/드레인 상에 Co 모노실리사이드층을 형성하 고, 상기 게이트 전극과 소스/드레인에 상기 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시키기 위한 질소 이온을 이온주입하고, 상기 Co 모노실리사이드층을 열처리 공정에 의해 Co 실리사이드층으로 상변이시킨다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a gate electrode is formed in an active region of a semiconductor substrate through a gate insulating film, a spacer is formed on sidewalls of the gate electrode, and the gate electrode is centered. Co is formed on the gate electrode and the source / drain by forming a source / drain, stacking a conductive layer for Co silicide over the entire semiconductor substrate including the gate electrode, and treating the conductive layer by a heat treatment process. A monosilicide layer is formed, nitrogen ions are implanted into the gate electrode and the source / drain to reduce grain size of the polycrystalline silicon layer of the gate electrode, and the Co monosilicide layer is subjected to a Co silicide layer by a heat treatment process. Phase change to.
따라서, 본 발명은 상기 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시키므로 상기 게이트 전극의 면 저항과 Co 실리사이드층의 저항을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킬 수가 있다.Therefore, according to the present invention, the grain size of the polycrystalline silicon layer of the gate electrode is reduced, so that the sheet resistance of the gate electrode and the resistance of the Co silicide layer can be reduced, and the operation speed of the semiconductor device can be improved.
또한, 상기 게이트 전극의 도핑된 불순물의 확산이 증가하므로 상기 불순물은 게이트 전극에 균일하게 도핑되고, 상기 게이트 전극의 디플리션이 최소화될 수 있다.In addition, since the diffusion of the doped impurities of the gate electrode is increased, the impurities may be uniformly doped to the gate electrode, and the depletion of the gate electrode may be minimized.
또한, 상기 질소 이온은 상기 게이트 전극 내에서 확산하여 상기 게이트 전극과 게이트 절연막 사이의 계면에 모여지므로 상기 게이트 절연막의 신뢰성이 향상될 수 있다.In addition, since the nitrogen ions diffuse in the gate electrode and are collected at an interface between the gate electrode and the gate insulating layer, the reliability of the gate insulating layer may be improved.
또한, 상기 질소 이온은 상기 Co 실리사이드층의 실리사이드화 반응 속도를 낮춤으로써 상기 Co 실리사이드층의 열적 안정성을 향상시키므로 상기 Co 실리사이드층이 더욱 균일하게 형성되고 나아가 상기 Co 실리사이드층의 저항이 감소될 수 있다.In addition, the nitrogen ions improve the thermal stability of the Co silicide layer by lowering the silicide reaction rate of the Co silicide layer, so that the Co silicide layer may be formed more uniformly, and the resistance of the Co silicide layer may be reduced. .
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030085392A KR100580795B1 (en) | 2003-11-28 | 2003-11-28 | Method For Manufacturing Semiconductor Devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030085392A KR100580795B1 (en) | 2003-11-28 | 2003-11-28 | Method For Manufacturing Semiconductor Devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050051759A KR20050051759A (en) | 2005-06-02 |
| KR100580795B1 true KR100580795B1 (en) | 2006-05-17 |
Family
ID=37247932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030085392A KR100580795B1 (en) | 2003-11-28 | 2003-11-28 | Method For Manufacturing Semiconductor Devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100580795B1 (en) |
-
2003
- 2003-11-28 KR KR1020030085392A patent/KR100580795B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050051759A (en) | 2005-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4313065B2 (en) | Semiconductor device using silicon germanium gate and manufacturing method thereof | |
| US5933741A (en) | Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors | |
| US6080648A (en) | Method of fabricating semiconductor device | |
| JP2000243967A (en) | Manufacture of semiconductor device | |
| JPH10284728A (en) | Manufacture of mosfet having cobalt silicide film | |
| JPH11284179A (en) | Semiconductor device and manufacture thereof | |
| JP2006202860A (en) | Semiconductor device and its manufacturing method | |
| JP3626009B2 (en) | Manufacturing method of semiconductor device | |
| KR100580795B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100580798B1 (en) | Method For Manufacturing Semiconductor Devices | |
| JP4956853B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100609239B1 (en) | Method For Manufacturing Semiconductor Devices | |
| JP2004228351A (en) | Semiconductor device and its manufacturing method | |
| KR100572210B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100613585B1 (en) | Method For Manufacturing Semiconductor Devices | |
| JPH10284438A (en) | Semiconductor integrated circuit and its manufacture | |
| KR20000000869A (en) | Method for manufacturing semiconductor device | |
| JPH0575045A (en) | Manufacture of semiconductor device | |
| KR100266029B1 (en) | Method for fabricating semiconductor device | |
| KR100432789B1 (en) | Method of manufacturing semiconductor device | |
| KR100503743B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100460200B1 (en) | Semiconductor Device and Method For Manufacturing The Same | |
| JP2525186B2 (en) | Method for manufacturing semiconductor device | |
| JPH0629310A (en) | Semiconductor device and manufacture thereof | |
| JP2000021996A (en) | Semiconductor device and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110418 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |