JPH05291181A - Manufacture of semiconductor device - Google Patents
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- JPH05291181A JPH05291181A JP8542792A JP8542792A JPH05291181A JP H05291181 A JPH05291181 A JP H05291181A JP 8542792 A JP8542792 A JP 8542792A JP 8542792 A JP8542792 A JP 8542792A JP H05291181 A JPH05291181 A JP H05291181A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、特性が良いMOS型電解効果トランジス
タ(MOS FET)及び該MOS FETのソース、
ドレイン領域と上部配線とを接続するコンタクトの製法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a MOS type field effect transistor (MOS FET) having good characteristics and a source of the MOS FET,
The present invention relates to a method of manufacturing a contact that connects a drain region and an upper wiring.
【0002】[0002]
【従来の技術】従来のMOS FETの製造方法は、例
えば図21〜24に示すようなものである。図21に示すよ
うに、所定の領域にフィールド酸化膜402を形成した
半導体基板401上に多結晶シリコン膜403を堆積す
る工程と、図22に示すように、上記多結晶シリコン膜
403上に酸化膜404を形成した後、トランジスタの
チャンネル領域となる領域の上記酸化膜404及び多結
晶シリコン膜403をRIEにより、シリコン基板が露
出するまでエッチングする工程と、図23に示すよう
に、ゲート酸化膜405、ゲート電極406を形成し、
高濃度の半導体基板と逆導電型の不純物イオンをイオン
注入法によりドーピングする工程と、図24に示すよう
に、Ti金属をスパッタし、RTAにより自己整合的に
上記ゲート電極406及び、ソース、ドレイン領域40
8及びゲート電極406表面をシリサイド化し、チタン
シリサイド層407を形成した後、未反応のTiを選択
的に除去す工程とから成る。2. Description of the Related Art A conventional MOS FET manufacturing method is, for example, as shown in FIGS. As shown in FIG. 21, a step of depositing a polycrystalline silicon film 403 on a semiconductor substrate 401 in which a field oxide film 402 is formed in a predetermined region, and as shown in FIG. 22, oxidation on the polycrystalline silicon film 403 is performed. After forming the film 404, a step of etching the oxide film 404 and the polycrystalline silicon film 403 in a region which will be a channel region of the transistor by RIE until the silicon substrate is exposed, and a gate oxide film as shown in FIG. 405 and a gate electrode 406 are formed,
As shown in FIG. 24, a step of doping a high-concentration semiconductor substrate with an impurity ion of the opposite conductivity type by ion implantation, and sputtering Ti metal and self-aligning the gate electrode 406 and the source and drain by RTA. Area 40
8 and the surface of the gate electrode 406 are silicided to form a titanium silicide layer 407, and then unreacted Ti is selectively removed.
【0003】(例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988))また、従来のMOS FETのソース、ドレ
イン領域と上部配線とを接続するコンタクトの形成方法
として、層間絶縁膜に該ソース、ドレイン領域迄達する
コンタクト孔を形成し、配線材料堆積前処理としてフッ
酸処理を行った後、大気中を堆積装置まで搬送し、配線
材料を堆積する方法や、層間絶縁膜に該ソース、ドレイ
ン領域迄達するコンタクト孔を形成し、堆積装置内にて
堆積前処理としてアルゴン等でコンタクト低部をスパッ
タエッチングした後、配線材料を堆積する方法などがあ
る。(For example, M. Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)) Further, as a method of forming a contact for connecting a source / drain region and an upper wiring of a conventional MOS FET, a contact hole reaching the source / drain region is formed in an interlayer insulating film, and a wiring material deposition pretreatment is performed. After carrying out the hydrofluoric acid treatment as a method, the method is carried to the deposition apparatus in the atmosphere to deposit the wiring material, or the contact holes reaching the source / drain regions are formed in the interlayer insulating film, and before the deposition in the deposition apparatus. As a treatment, there is a method of depositing a wiring material after sputter etching the lower contact portion with argon or the like.
【0004】[0004]
【発明が解決しようとする課題】従来のMOS FET
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、RIEに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、RIEにより、シリコン基板がダメージを受
けると共に、図24に示すA部、B部が、急峻な鋭角形
状となるため、電解集中が起こりトランジスタ特性を劣
化させるという問題がある。[Problems to be Solved by the Invention] Conventional MOS FET
In the manufacturing method, the step of etching the oxide film and the polycrystalline silicon film in the channel region of the transistor until the silicon substrate is exposed by RIE, the RIE damages the silicon substrate, and Since the portions A and B shown in FIG. 24 have steep acute-angled shapes, there is a problem that electrolytic concentration occurs and the transistor characteristics are deteriorated.
【0005】また、シリサイド化反応を行う前に(Ti
金属を堆積する前に)不純物拡散層を形成しているた
め、不純物の影響によりシリサイド化反応の制御が困難
となり、TiSi2 C54結晶が安定的に形成できず
抵抗が高くなるという問題が有る。Before performing the silicidation reaction (Ti
Since the impurity diffusion layer is formed (before depositing the metal), it is difficult to control the silicidation reaction due to the influence of impurities, and there is a problem that TiSi 2 C54 crystal cannot be stably formed and the resistance becomes high.
【0006】また、従来のMOS FETのソース、ド
レイン領域と上部配線とを接続するコンタクトの形成方
法のうち、配線材料堆積前処理としてフッ酸処理を行っ
た後、大気中を堆積装置まで搬送し配線材料を堆積する
方法では、大気中搬送中に自然酸化膜がコンタクト孔低
部に生成されコンタクト抵抗が高抵抗になると供にバラ
ツキも大きくなるという問題点が有る。In the conventional contact forming method for connecting the source and drain regions of a MOS FET and the upper wiring, hydrofluoric acid treatment is performed as a wiring material deposition pretreatment, and then the atmosphere is transported to a deposition apparatus. The method of depositing the wiring material has a problem that the natural oxide film is generated in the lower portion of the contact hole during transportation in the air and the contact resistance becomes high, and the variation also increases.
【0007】また、堆積装置内にて堆積前処理としてア
ルゴン等でコンタクト低部をスパッタエッチングした
後、配線材料を堆積する方法では、スパッタエッチング
時にソース、ドレイン領域がダメージを受け、ソース、
ドレイン領域から半導体基板へのリーク電流が増加する
という問題が有る。本発明は以上の問題を解決すること
を目的とする。In the method of depositing the wiring material after sputter etching the contact lower portion with argon or the like as a pretreatment for deposition in the deposition apparatus, the source and drain regions are damaged during sputter etching and
There is a problem that the leak current from the drain region to the semiconductor substrate increases. The present invention aims to solve the above problems.
【0008】[0008]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、高濃度不純物拡散領域上にシリサイド層が形
成された領域を有する半導体装置の製造方法であって、
第1の急速加熱処理を行ってシリサイド層を形成した
後、上記不純物を添加し、この後第2の急速加熱処理を
行って上記不純物の活性化及びシリサイド層の安定化を
行うことを特徴とする。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a region where a silicide layer is formed on a high concentration impurity diffusion region,
The first rapid heating process is performed to form a silicide layer, the impurities are added, and then the second rapid heating process is performed to activate the impurities and stabilize the silicide layer. To do.
【0009】また、半導体装置のトランジスタ形成工程
に於いて、半導体基板上に、多結晶シリコン膜を堆積す
る工程と、トランジスタのチャンネル領域となる領域の
多結晶シリコン膜を選択的に酸化する工程と、該選択的
に酸化された酸化膜をウェットエッチングにより除去
し、上記トランジスタのチャンネル領域の半導体基板表
面を露出する工程と、その上にゲート酸化膜を形成する
工程と、上記チャンネル領域上に該ゲート酸化膜を介し
てゲート電極を形成する工程と、上記多結晶シリコン膜
に、上記半導体基板まで達するソース、ドレイン領域を
形成する工程を含むことを特徴とする。In addition, in the step of forming a transistor of a semiconductor device, a step of depositing a polycrystalline silicon film on a semiconductor substrate and a step of selectively oxidizing the polycrystalline silicon film in the channel region of the transistor. A step of removing the selectively oxidized oxide film by wet etching to expose the surface of the semiconductor substrate in the channel region of the transistor, a step of forming a gate oxide film thereon, and a step of forming a gate oxide film on the channel region. The method is characterized by including a step of forming a gate electrode through a gate oxide film and a step of forming source and drain regions reaching the semiconductor substrate in the polycrystalline silicon film.
【0010】上記ソース、ドレイン領域の形成工程は、
ゲート電極形成後に所定の低濃度の不純物イオンをイオ
ン注入法により上記多結晶シリコン膜に注入した後、ゲ
ート電極側壁酸化膜を形成する工程と、高融点金属膜を
堆積し、第1の急速加熱処理(RTA)を行い上記多結
晶シリコン膜と反応させ高融点金属シリサイド膜を形成
する工程と、シリコンと未反応の高融点金属をエッチン
グ除去する工程と、該高融点金属シリサイド膜に所定の
高濃度の不純物イオンをイオン注入法により注入する工
程と、第2の急速加熱処理を行い上記高融点金属シリサ
イド膜を安定化させる工程を含んでなるようにするのが
良い。The step of forming the source and drain regions is as follows.
After the gate electrode is formed, a predetermined low-concentration impurity ion is implanted into the polycrystalline silicon film by an ion implantation method, and then a gate electrode sidewall oxide film is formed, and a refractory metal film is deposited, and first rapid heating is performed. Processing (RTA) to react with the polycrystalline silicon film to form a refractory metal silicide film, a step of etching away the refractory metal that has not reacted with silicon, and a predetermined high temperature on the refractory metal silicide film. It is preferable to include a step of implanting a concentration of impurity ions by an ion implantation method and a step of performing a second rapid heat treatment to stabilize the refractory metal silicide film.
【0011】また、上記ソース、ドレイン領域は、ゲー
ト電極、フィールド酸化膜上部迄延在する構造とし、上
部が酸化膜で覆われたゲート電極形成後に所定の低濃度
の不純物をイオン注入法により上記多結晶シリコン膜
(第1の多結晶シリコン膜)に注入した後ゲート電極側
壁酸化膜を形成する工程と、第2の多結晶シリコン膜を
堆積し、局所配線パターンにパターンニングする工程
と、高融点金属膜を堆積し、第1の急速加熱処理(RT
A)を行い上記第1、第2の多結晶シリコン膜と反応さ
せ高融点金属シリサイド膜を形成する工程と、シリコン
と未反応の高融点金属をエッチング除去する工程と、該
高融点金属シリサイド膜に高濃度の不純物イオンをイオ
ン注入法により注入する工程と、第2の急速加熱処理を
行い上記高融点金属シリサイド膜を安定化させる工程を
含んでなる工程により作製しても良い。Further, the source and drain regions have a structure extending to the upper portions of the gate electrode and the field oxide film, and after the gate electrode whose upper portion is covered with the oxide film is formed, a predetermined low concentration impurity is ion-implanted. A step of forming a gate electrode sidewall oxide film after implantation into the polycrystalline silicon film (first polycrystalline silicon film), a step of depositing a second polycrystalline silicon film and patterning into a local wiring pattern, A melting point metal film is deposited and the first rapid heat treatment (RT
A) to react with the first and second polycrystalline silicon films to form a refractory metal silicide film, a step of etching away the refractory metal that has not reacted with silicon, and the refractory metal silicide film. May be formed by a step including a step of implanting high-concentration impurity ions by an ion implantation method and a step of performing a second rapid heat treatment to stabilize the refractory metal silicide film.
【0012】上記高融点金属材料としては、特にチタ
ン、ニッケル、コバルト、または、ジルコニウムを用い
るのが良い。As the refractory metal material, titanium, nickel, cobalt, or zirconium is preferably used.
【0013】上記高融点金属膜の堆積は、堆積前処理装
置と堆積装置が真空状態で結合されたマルチチャンバー
方式の堆積装置を用いて、堆積前処理チャンバーにて水
素雰囲気中で加熱し自然酸化膜を還元除去した後、堆積
チャンバーへ搬送して行うのが良い。The deposition of the refractory metal film is carried out by heating in a hydrogen atmosphere in a pre-deposition chamber using a multi-chamber type deposition system in which the deposition pre-treatment system and the deposition system are combined in a vacuum state and then performing a natural oxidation. After the film is reduced and removed, it is preferable to carry it to the deposition chamber.
【0014】上記第1の急速加熱処理は、高融点金属膜
堆積装置と急速加熱処理装置(RTA装置)が真空状態
で結合されたマルチチャンバー方式の装置を用いて、堆
積チャンバーにて上記高融点金属を堆積した後、RTA
チャンバーへ搬送して550℃〜650℃程度の温度で
行うのが良い。In the first rapid heat treatment, the high melting point metal film deposition apparatus and the rapid heat treatment apparatus (RTA apparatus) are connected in a vacuum state in a multi-chamber system to obtain the high melting point in the deposition chamber. RTA after metal deposition
It is preferable to carry it to the chamber and perform it at a temperature of about 550 ° C to 650 ° C.
【0015】また、半導体装置のソース、ドレイン領域
と層間絶縁膜を介して存在する上部配線を接続するコン
タクトの形成方法として、層間絶縁膜に該ソース、ドレ
イン領域迄達するコンタクト孔を形成する工程と、堆積
前処理装置と堆積装置と急速加熱処理装置(RTA装
置)が真空状態で結合されたマルチチャンバー方式の装
置を用いて、堆積前処理チャンバーにて水素雰囲気中で
加熱しコンタクト孔低部の自然酸化膜を還元除去する工
程と、堆積チャンバーへ搬送し酸化膜還元作用のある高
融点金属を堆積する工程と、急速加熱処理装置へ搬送し
急速加熱処理により該高融点金属とソース、ドレイン領
域を反応させる工程とを含んでなる製造方法を提供す
る。Further, as a method of forming a contact for connecting a source / drain region of a semiconductor device and an upper wiring existing via an interlayer insulating film, a step of forming a contact hole reaching the source / drain region in the interlayer insulating film. Using a multi-chamber system in which a deposition pretreatment device, a deposition device, and a rapid thermal treatment device (RTA device) are combined in a vacuum state, heating is performed in a hydrogen atmosphere in the deposition pretreatment chamber to lower the contact hole. A step of reducing and removing the natural oxide film, a step of transporting it to a deposition chamber and depositing a refractory metal having an oxide film reducing action, and a step of transporting it to a rapid heat treatment apparatus and performing rapid heat treatment on the refractory metal and the source / drain regions. And a step of reacting with each other.
【0016】[0016]
【実施例】以下に、本発明の半導体装置の製造方法を実
施例によりさらに詳細に説明する。EXAMPLES The method for manufacturing a semiconductor device of the present invention will be described in more detail below with reference to examples.
【0017】<第1の実施例>図1〜7は本発明の第1
の実施例のトランジスタ形成方法の工程順断面図であ
る。まず、図1に示すように、P型の半導体基板101
上に膜厚50nm程度の多結晶シリコン膜102を堆積
する。<First Embodiment> FIGS. 1 to 7 show a first embodiment of the present invention.
4A to 4D are cross-sectional views in order of the steps in a method for forming a transistor of the example. First, as shown in FIG. 1, a P-type semiconductor substrate 101.
A polycrystalline silicon film 102 having a film thickness of about 50 nm is deposited on top.
【0018】次に、図2に示すように、トランジスタの
チャンネル領域となる領域の多結晶シリコン膜102
を、窒化膜をマスクとして、選択的に120nm程度酸
化し、酸化膜103を形成する。Next, as shown in FIG. 2, the polycrystalline silicon film 102 in the region which becomes the channel region of the transistor.
Is selectively oxidized by about 120 nm using the nitride film as a mask to form an oxide film 103.
【0019】次に、図3に示すように、選択的に酸化さ
れた上記チャンネル領域上の酸化膜103をHF系溶液
にて除去した後、窒化膜をマスクとしてフィールド酸化
膜104を形成する。Next, as shown in FIG. 3, after the selectively oxidized oxide film 103 on the channel region is removed by an HF solution, a field oxide film 104 is formed using the nitride film as a mask.
【0020】次に、図4に示すように、チャンネル領域
での膜厚が8nm程度のゲート酸化膜105を形成した
後、多結晶シリコン膜を堆積し、周知の方法でパターン
ニングしてゲート電極106を形成する。Next, as shown in FIG. 4, after forming a gate oxide film 105 having a film thickness in the channel region of about 8 nm, a polycrystalline silicon film is deposited and patterned by a known method to form a gate electrode. Form 106.
【0021】次に、図5に示すように、1平方センチメ
ートル当たり、13乗オーダー程度の半導体基板と逆導
電型のPイオン(半導体基板あるいは素子を形成してい
るウェル領域がP型の場合BF2イオン)を注入し、低
濃度不純物拡散層領域107を形成した後、CVD酸化
膜堆積及びエッチバックによりゲート電極側壁に酸化膜
108を形成し、Tiからなる高融点金属膜109を堆
積する。Next, as shown in FIG. 5, P ions of the conductivity type opposite to that of the semiconductor substrate of about 13th power per square centimeter (BF 2 when the well region forming the semiconductor substrate or element is P type) (Ion) to form the low-concentration impurity diffusion layer region 107, a CVD oxide film is deposited and etched back to form an oxide film 108 on the side wall of the gate electrode, and a refractory metal film 109 made of Ti is deposited.
【0022】次に、図6に示すように、窒素雰囲気中で
550℃〜650℃程度の温度で、約20秒程度の急速
加熱処理(RTA)を行い、高融点金属膜109と多結
晶シリコン膜102を反応させ半導体基板まで達するチ
タンシリサイド層110を形成した後、その表面のTi
N層及び未反応のTi金属を選択的に除去する。Next, as shown in FIG. 6, a rapid heat treatment (RTA) is performed in a nitrogen atmosphere at a temperature of about 550 ° C. to 650 ° C. for about 20 seconds, and the refractory metal film 109 and the polycrystalline silicon film are formed. After forming the titanium silicide layer 110 which reacts the film 102 and reaches the semiconductor substrate, Ti on the surface thereof is formed.
The N layer and unreacted Ti metal are selectively removed.
【0023】本実施例では、堆積前処理装置と堆積装置
と急速加熱処理装置(RTA装置)が真空状態で結合さ
れたマルチチャンバー方式の装置内に於て、堆積前処理
チャンバーにて水素雰囲気中で加熱し多結晶シリコン膜
102表面の自然酸化膜を還元除去する工程と、堆積チ
ャンバーへ搬送し高融点金属膜109を堆積する工程
と、急速加熱処理装置へ搬送し急速加熱処理により該高
融点金属膜109と多結晶シリコン膜102を反応させ
る工程が、1つの装置内にて in situ で行われてい
る。本装置を用いることにより非常に膜質の良いチタン
シリサイド層110の形成が可能となっている。In this embodiment, in a multi-chamber type apparatus in which a deposition pretreatment apparatus, a deposition apparatus and a rapid thermal treatment apparatus (RTA apparatus) are connected in a vacuum state, a hydrogen atmosphere is used in a deposition pretreatment chamber. By heating to remove the natural oxide film on the surface of the polycrystalline silicon film 102, transporting it to the deposition chamber to deposit the refractory metal film 109, and transporting it to the rapid heat treatment apparatus to rapidly heat it. The step of reacting the metal film 109 and the polycrystalline silicon film 102 is performed in situ in one device. By using this apparatus, it is possible to form the titanium silicide layer 110 having a very good film quality.
【0024】次に、図7に示すように、1平方センチメ
ートル当たり、15乗オーダー程度の半導体基板と逆導
電型のAsイオン(半導体基板または素子を形成してい
るウェル領域がP型の場合BF2イオン)をRpがチタ
ンシリサイド層内に納まる程度のエネルギーで注入し、
NH3雰囲気中で850℃〜1000℃程度の温度で、
20秒〜30秒程度のRTAを行い上記チタンシリサイ
ド層110の表面側をTiN膜111に変化させ、半導
体基板101側を、TiSi2のC54結晶構造にし、
低濃度不純物領域107、チタンシリサイド層110、
TiN膜111、高濃度不純物拡散層領域112からな
るソースドレイン領域113を形成する。Next, as shown in FIG. 7, As ions of the opposite conductivity type to the semiconductor substrate of about the 15th power order per square centimeter (BF 2 when the well region forming the semiconductor substrate or element is P type) Ion) with an energy such that Rp is contained in the titanium silicide layer,
At a temperature of about 850 to 1000 ° C. in an NH 3 atmosphere,
RTA for about 20 to 30 seconds is performed to change the surface side of the titanium silicide layer 110 into a TiN film 111, and the semiconductor substrate 101 side is made to have a TiSi 2 C54 crystal structure.
Low concentration impurity region 107, titanium silicide layer 110,
A source / drain region 113 including a TiN film 111 and a high concentration impurity diffusion layer region 112 is formed.
【0025】本実施例では、シリサイド層を形成した後
でn+拡散層領域を形成しているため、n+拡散層領域
上のシリサイド化におけるAsイオンの影響が無くな
り、非常に低抵抗のシリサイド層を形成することが可能
となった。In this embodiment, since the n + diffusion layer region is formed after the formation of the silicide layer, the influence of As ions on the silicidation on the n + diffusion layer region is eliminated, and the silicide layer having a very low resistance is formed. It has become possible to form.
【0026】すなわち、シリコン基板にAsを注入し活
性化した後、スパッタによりTi膜をこの上に形成し、
第1の急速加熱処理を行ってシリサイド化をし、次いで
未反応Ti膜のエッチングを行い、この後第2の急速加
熱処理にてシリサイド膜の安定化を行う従来の方法で
は、ノンドープシリコンのシリサイド層に比べて2倍以
上大きなシリサイド層しか形成出来ないのに比べ、シリ
コン基板上にスパッタによりTi膜を形成して第1の急
速加熱処理を行ってシリサイド化をし、未反応Ti膜の
エッチングを行い、この後Asを注入して第2の急速加
熱処理にてシリサイド膜の安定化とAsの活性化を同時
に行う本発明による方法では、ノンドープシリコンのシ
リサイド層とほぼ同じぐらい低抵抗の層が形成できる。That is, after activating As by injecting As into a silicon substrate, a Ti film is formed thereon by sputtering,
In the conventional method in which the first rapid heat treatment is performed for silicidation, the unreacted Ti film is then etched, and then the second rapid heat treatment is performed for stabilization of the silicide film, non-doped silicon silicide is used. Compared to the fact that only a silicide layer that is more than twice as large as a layer can be formed, a Ti film is formed on a silicon substrate by sputtering, a first rapid heat treatment is performed to silicidize, and an unreacted Ti film is etched. In the method according to the present invention, in which As is injected and As is simultaneously stabilized in the second rapid heat treatment to stabilize the silicide film and activate As, a layer having a resistance almost as low as that of a non-doped silicon silicide layer is formed. Can be formed.
【0027】また、半導体基板表面に多結晶シリコンを
設けてゲート電極側壁酸化膜の形成及びシリサイド化を
行っているため、まず、ゲート電極側壁酸化膜用のCV
D酸化膜のエッチバック時に半導体基板表面がエッチン
グによりダメージを受けることがなく(半導体基板表面
の多結晶シリコンがエッチングストッパーとなるた
め)、更に半導体基板へのチタン金属の拡散を極力抑え
ることが可能となり、かつ、n+拡散層領域形成のため
のAsイオン注入のRpをチタンシリサイド層中に抑え
ているため半導体基板はイオン注入によるダメージを受
けない事により、更に、チャンネル領域部の多結晶シリ
コン膜除去については、選択酸化を行った後、HF系溶
液により除去するため、図21〜24の従来例に示すよ
うな、チャンネル領域の多結晶シリコン膜を除去する際
のRIEによる半導体基板へのダメージは無く、かつ、
図24A部、B部、のような電解集中が発生し易い鋭角
部が形成されないため、ソース、ドレイン領域から半導
体基板へのリーク電流を減少させることが可能となっ
た。Further, since polycrystalline silicon is provided on the surface of the semiconductor substrate to form the gate electrode sidewall oxide film and silicidation, first, the CV for the gate electrode sidewall oxide film is formed.
The surface of the semiconductor substrate is not damaged by etching during the etching back of the D oxide film (since the polycrystalline silicon on the surface of the semiconductor substrate acts as an etching stopper), and the diffusion of titanium metal into the semiconductor substrate can be suppressed as much as possible. Since the Rp of As ion implantation for forming the n + diffusion layer region is suppressed in the titanium silicide layer, the semiconductor substrate is not damaged by the ion implantation. Regarding the removal, since the selective oxidation is performed and then the removal is performed with the HF-based solution, the damage to the semiconductor substrate due to the RIE when removing the polycrystalline silicon film in the channel region as shown in the conventional example of FIGS. Not, and
Since the acute angle portion where the electrolytic concentration is likely to occur, such as the portions A and B in FIG. 24, is not formed, the leak current from the source / drain regions to the semiconductor substrate can be reduced.
【0028】図8〜12は、本発明の第1の実施例のト
ランジスタ形成方法で形成したトランジスタに、さらに
本発明のコンタクト形成方法を用いて上部配線とトラン
ジスタのソースドレイン領域を接続する場合の実施例を
示す工程順断面図である。8 to 12 show the case where the upper wiring and the source / drain region of the transistor are connected to the transistor formed by the transistor forming method of the first embodiment of the present invention by using the contact forming method of the present invention. It is a process order sectional view showing an example.
【0029】図8は、第1の実施例で形成したトランジ
スタを示す。ここで、201半導体基板、204フィー
ルド酸化膜、205ゲート酸化膜、206ゲート電極、
208酸化膜、210チタンシリサイド層、211Ti
N膜、213ソース、ドレイン領域である。FIG. 8 shows the transistor formed in the first embodiment. Here, 201 semiconductor substrate, 204 field oxide film, 205 gate oxide film, 206 gate electrode,
208 oxide film, 210 titanium silicide layer, 211Ti
N film, 213 source and drain regions.
【0030】図9に示すように、トランジスタ上に層間
絶縁膜214を形成した後、該層間絶縁膜214にソー
ス、ドレイン領域まで(すなわちTiN膜211迄)達
するコンタクト孔215を形成する。As shown in FIG. 9, after forming an interlayer insulating film 214 on the transistor, contact holes 215 reaching the source and drain regions (that is, the TiN film 211) are formed in the interlayer insulating film 214.
【0031】次に、図10に示すように、堆積前処理装
置と堆積装置と急速加熱処理装置(RTA装置)が真空
状態で結合されたマルチチャンバー方式の装置内に於
て、堆積前処理チャンバーにて水素雰囲気中で加熱しコ
ンタクト孔低部の自然酸化膜を還元除去し、堆積チャン
バーへ搬送しTi金属膜216を堆積した後、急速加熱
処理チャンバーに搬送し、RTAにより該Ti金属膜2
16とソース、ドレイン領域213を反応させる。これ
により、ソース、ドレイン領域表面(TiN膜211)
の自然酸化膜は水素還元により完全に除去され更にin s
itu にてTi金属膜216を堆積しているため、堆積前
に新たに自然酸化膜が形成されることは無く、ソース、
ドレイン領域213とTi金属膜216との接触抵抗の
バラツキは非常に小さくなり、かつコンタクトの歩留り
も良くなる。Next, as shown in FIG. 10, in a multi-chamber system in which a deposition pretreatment device, a deposition device, and a rapid heating treatment device (RTA device) are connected in a vacuum state, a deposition pretreatment chamber. In a hydrogen atmosphere, the natural oxide film in the lower part of the contact hole is reduced and removed, and the Ti metal film 216 is transferred to a deposition chamber and a Ti metal film 216 is deposited thereon.
16 is reacted with the source / drain region 213. As a result, the surface of the source / drain region (TiN film 211)
The native oxide film of is completely removed by hydrogen reduction and
Since the Ti metal film 216 is deposited in situ, a new natural oxide film is not formed before deposition, and the source,
The variation in contact resistance between the drain region 213 and the Ti metal film 216 is very small, and the contact yield is good.
【0032】次に、図11に示すように、コンタクト孔
内にコンタクトプラグ217を形成する。本実施例で
は、上記Ti金属膜216上に化学的気相成長法(CV
D法)によりブランケットWを堆積しエッチバックによ
りコンタクトプラグ217を形成している。Next, as shown in FIG. 11, a contact plug 217 is formed in the contact hole. In this embodiment, the chemical vapor deposition (CV) method is used on the Ti metal film 216.
The blanket W is deposited by the D method) and the contact plug 217 is formed by etch back.
【0033】次に、図12に示すように、上部配線21
8を形成する。Next, as shown in FIG. 12, the upper wiring 21
8 is formed.
【0034】本実施例における上部配線218とソー
ス、ドレイン領域213とのコンタクト抵抗はソース、
ドレイン領域表面はチタンシリサイドで形成されている
ため、チタンシリサイドとチタン金属膜の接触抵抗及
び、チタン金属とタングステン金属の接触抵抗の和で決
まるため非常に低く抑えることが可能となっている。In the present embodiment, the contact resistance between the upper wiring 218 and the source / drain region 213 is the source,
Since the surface of the drain region is formed of titanium silicide, it can be suppressed to a very low level because it is determined by the sum of the contact resistance between titanium silicide and titanium metal film and the contact resistance between titanium metal and tungsten metal.
【0035】<第2の実施例>図13〜20は本発明の
第2の実施例のトランジスタ形成方法の工程順断面図で
ある。<Second Embodiment> FIGS. 13 to 20 are sectional views in order of the steps of a transistor forming method according to the second embodiment of the present invention.
【0036】まず図13に示すように、所定の領域にフ
ィールド酸化膜302を形成した半導体基板301上に
膜厚40nm程度の多結晶シリコン膜303を堆積す
る。次に、図14に示すように、トランジスタのチャン
ネル領域となる領域の多結晶シリコン膜を、窒化膜をマ
スクとして、選択的に80nm程度酸化し、酸化膜30
4を形成する。First, as shown in FIG. 13, a polycrystalline silicon film 303 having a film thickness of about 40 nm is deposited on a semiconductor substrate 301 having a field oxide film 302 formed in a predetermined region. Next, as shown in FIG. 14, the polycrystalline silicon film in the region to be the channel region of the transistor is selectively oxidized by about 80 nm using the nitride film as a mask to form the oxide film 30.
4 is formed.
【0037】次に、図15に示すように、選択的に酸化
された上記チャンネル領域上の酸化膜304をHF系溶
液にて除去し、チャンネル領域での膜厚が8nm程度の
ゲート酸化膜305を形成した後、多結晶シリコン膜3
06、タングステンシリサイド膜307、酸化膜308
を順次堆積し、周知の方法でパターンニングして上部が
酸化膜で覆われたゲート電極309を形成する。Next, as shown in FIG. 15, the selectively oxidized oxide film 304 on the channel region is removed by an HF-based solution to form a gate oxide film 305 having a film thickness of about 8 nm in the channel region. After the formation of the polycrystalline silicon film 3
06, tungsten silicide film 307, oxide film 308
Are sequentially deposited and patterned by a known method to form a gate electrode 309 whose upper portion is covered with an oxide film.
【0038】次に、図16に示すように、1平方センチ
メートル当り、13乗オーダー程度の基板と逆導電型の
Pイオン(半導体基板または素子を形成しているウェル
領域がP型の場合BF2イオン)を注入し、低濃度不純
物拡散層領域310を形成する。Next, as shown in FIG. 16, P ions of a conductivity type opposite to that of the substrate of about the 13th power per square centimeter (BF 2 ions when the well region forming the semiconductor substrate or element is P type) ) Is implanted to form a low concentration impurity diffusion layer region 310.
【0039】次に、図17に示すように、ゲート電極側
壁に酸化膜311を形成し、30nm程度の多結晶シリ
コン312を堆積し所望の局所配線パターンにパターン
ニングする。Next, as shown in FIG. 17, an oxide film 311 is formed on the side wall of the gate electrode, polycrystalline silicon 312 of about 30 nm is deposited and patterned into a desired local wiring pattern.
【0040】次に、図18に示すように、約50nm程
度のTi金属膜313を堆積する。Next, as shown in FIG. 18, a Ti metal film 313 having a thickness of about 50 nm is deposited.
【0041】次に、図19に示すように、窒素雰囲気中
で550℃〜650℃程度の温度で、約20秒程度の急
速加熱処理(RTA)を行い、Ti金属膜313と多結
晶シリコン膜303、312を反応させ半導体基板30
1まで達するチタンシリサイド層314を形成した後、
未反応のTi及びTi表面のTiN層を選択的に除去す
る。Next, as shown in FIG. 19, a rapid heat treatment (RTA) is performed in a nitrogen atmosphere at a temperature of about 550 ° C. to 650 ° C. for about 20 seconds to perform the Ti metal film 313 and the polycrystalline silicon film. The semiconductor substrate 30 by reacting 303 and 312
After forming the titanium silicide layer 314 reaching 1
The unreacted Ti and the TiN layer on the Ti surface are selectively removed.
【0042】次に、図20に示すように、1平方センチ
メートル当たり、15乗オーダー程度の半導体基板と逆
導電型のAsイオン(半導体基板または素子を形成して
いるウェル領域がP型の場合BF2イオン)をRpがチ
タンシリサイド層314に納まる程度のエネルギーで注
入し、NH3雰囲気中で850℃〜1000℃程度の温
度で、20秒〜30秒程度のRTAを行い上記チタンシ
リサイド膜314の表面側をTiN膜315に変化さ
せ、半導体基板側をTiSi2のC54結晶構造にし、
低濃度不純物領域310、チタンシリサイド層314、
TiN膜315、高濃度不純物領域316からなるソー
スドレイン領域317を形成する。Then, as shown in FIG. 20, As ions of the opposite conductivity type to the semiconductor substrate of about the 15th order per square centimeter (BF 2 in the case where the well region forming the semiconductor substrate or element is P type) Ion) with an energy such that Rp can be contained in the titanium silicide layer 314, and RTA for about 20 seconds to 30 seconds at a temperature of about 850 ° C. to 1000 ° C. in an NH 3 atmosphere to perform the surface of the titanium silicide film 314. The side is changed to the TiN film 315, and the semiconductor substrate side is made to have a TiSi 2 C54 crystal structure.
Low concentration impurity region 310, titanium silicide layer 314,
A source / drain region 317 including a TiN film 315 and a high concentration impurity region 316 is formed.
【0043】第2の実施例では、多結晶シリコンを所望
の局所配線パターンにパターンニングした後Ti金属を
堆積してチタンシリサイド化を行っているため、ソー
ス、ドレイン領域をゲート電極上部、フィールド酸化膜
上部まで延在させることが可能となりそのまま局所配線
として使用することができる。また、フィールド領域
は、第1の実施例と同様に、チャンネル領域の多結晶シ
リコン膜303の酸化、除去前に形成してもよい。In the second embodiment, the polycrystalline silicon is patterned into a desired local wiring pattern and then Ti metal is deposited to perform titanium silicidation. Therefore, the source and drain regions are formed on the gate electrode upper part and the field oxide. It can be extended to the upper part of the film and can be used as it is as a local wiring. Further, the field region may be formed before the oxidation and removal of the polycrystalline silicon film 303 in the channel region, as in the first embodiment.
【0044】[0044]
【発明の効果】半導体基板表面に多結晶シリコン膜を堆
積し、トランジスタのチャンネル領域部の多結晶シリコ
ン膜のみを選択酸化、除去し、半導体基板を露出させ、
ゲート酸化膜、ゲート電極を形成し、ソース、ドレイン
領域表面に対し、高融点金属と多結晶シリコン膜を、R
TAを行うことにより反応させ、自己整合的に金属シリ
サイド層を形成した後、高濃度のイオン注入を行い不純
物拡散層領域を形成しているため、金属シリサイド層の
抵抗を低減させることが可能となった。According to the present invention, a polycrystalline silicon film is deposited on the surface of a semiconductor substrate, and only the polycrystalline silicon film in the channel region of a transistor is selectively oxidized and removed to expose the semiconductor substrate,
A gate oxide film and a gate electrode are formed, and a refractory metal and a polycrystalline silicon film are formed on the surface of the source and drain regions by R
After performing the reaction by performing TA to form the metal silicide layer in a self-aligning manner, high-concentration ion implantation is performed to form the impurity diffusion layer region, so that the resistance of the metal silicide layer can be reduced. became.
【0045】また、半導体基板表面に多結晶シリコンを
設けてゲート電極側壁酸化膜の形成及びシリサイド化を
行っているため、ゲート電極側壁酸化膜用のCVD酸化
膜のエッチバック時に半導体基板表面がエッチングによ
りダメージを受けることがなく(半導体基板表面の多結
晶シリコンがエッチングストッパーとなるため)、か
つ、半導体基板への高融点金属の拡散を極力抑えること
が可能となり、また、高融点金属シリサイド層を介して
Rpが高融点金属シリサイド層内に納まるようにイオン
注入を行うため、半導体基板への欠陥の発生を抑制し、
更に、チャンネル領域部の多結晶シリコン膜除去につい
ては、選択酸化を行った後、溶液により除去するため、
図21〜24の従来例に示すような、チャンネル領域の
多結晶シリコン膜を除去する際のRIEによる半導体基
板へのダメージは無く、かつ、図24A部、B部、のよ
うな電解集中が発生し易い鋭角部が形成されないため、
ソース、ドレイン領域から、半導体基板へのリーク電流
を低減させることが可能となった。Further, since polycrystalline silicon is provided on the surface of the semiconductor substrate to form the gate electrode sidewall oxide film and silicidation, the semiconductor substrate surface is etched when the CVD oxide film for the gate electrode sidewall oxide film is etched back. Damage to the semiconductor substrate (since polycrystalline silicon on the surface of the semiconductor substrate acts as an etching stopper), and the diffusion of refractory metal into the semiconductor substrate can be suppressed as much as possible. Since the ion implantation is performed so that Rp is contained in the refractory metal silicide layer through, the occurrence of defects in the semiconductor substrate is suppressed,
Furthermore, regarding the removal of the polycrystalline silicon film in the channel region part, since it is removed by a solution after performing selective oxidation,
There is no damage to the semiconductor substrate due to RIE when removing the polycrystalline silicon film in the channel region, as shown in the conventional example of FIGS. Because no sharp corners are formed,
It has become possible to reduce the leak current from the source and drain regions to the semiconductor substrate.
【0046】また、堆積前処理装置と堆積装置と急速加
熱処理装置が真空状態で結合されたマルチチャンバー方
式の装置内に於て、堆積前処理チャンバーにて水素雰囲
気中で加熱しコンタクト孔低部の自然酸化膜を還元除去
し、堆積チャンバーへ搬送し高融点金属を堆積した後、
急速加熱処理チャンバーに搬送し、RTAにより該高融
点金属とソース、ドレイン領域を反応させる為、ソー
ス、ドレイン領域表面の自然酸化膜は水素還元により完
全に除去され、更にin situ にて高融点金属を堆積して
いるため、堆積前に新たに自然酸化膜が形成されること
は無く、ソース、ドレイン領域と高融点金属との接触抵
抗のバラツキは非常に小さくなり、かつコンタクトの歩
留りも良くなる。In the multi-chamber system in which the deposition pretreatment device, the deposition device and the rapid heat treatment device are combined in a vacuum state, the deposition pretreatment chamber is heated in a hydrogen atmosphere to lower the contact hole. After reducing and removing the natural oxide film of the, transporting it to the deposition chamber and depositing the refractory metal,
The high-melting point metal is transferred to a rapid heat treatment chamber and the source and drain regions are reacted by RTA, so that the natural oxide film on the surface of the source and drain regions is completely removed by hydrogen reduction, and the high-melting point metal is further removed in situ. Since a new natural oxide film is not formed before deposition, the variation in contact resistance between the source / drain regions and the refractory metal is extremely small, and the contact yield is improved. ..
【0047】また、ソース、ドレイン領域表面は高融点
金属シリサイドで形成されているため上部配線とソー
ス、ドレイン領域とのコンタクト抵抗は、高融点金属シ
リサイド膜と高融点金属膜の接触抵抗で決るため非常に
低く抑えることが可能となった。Since the surface of the source / drain region is formed of refractory metal silicide, the contact resistance between the upper wiring and the source / drain region is determined by the contact resistance of the refractory metal silicide film and the refractory metal film. It became possible to keep it very low.
【0048】更に、多結晶シリコンを所望の局所配線パ
ターンにパターンニングした後高融点金属を堆積して高
融点金属シリサイド化を行う事により、ソース、ドレイ
ン領域をそのままゲート電極上部、フィールド酸化膜上
部まで延在させることが可能となりそのまま局所配線と
して使用することができる。Further, by patterning polycrystalline silicon into a desired local wiring pattern and then depositing a refractory metal to perform refractory metal silicidation, the source and drain regions are directly left on the gate electrode upper part and the field oxide film upper part. It is possible to extend up to and can be used as it is as a local wiring.
【図1】本発明の第1の実施例のトランジスタ形成方法
の第1工程を示す断面図である。FIG. 1 is a sectional view showing a first step of a transistor forming method according to a first embodiment of the present invention.
【図2】本発明の第1の実施例のトランジスタ形成方法
の第2工程を示す断面図である。FIG. 2 is a cross-sectional view showing a second step of the transistor forming method of the first embodiment of the present invention.
【図3】本発明の第1の実施例のトランジスタ形成方法
の第3工程を示す断面図である。FIG. 3 is a cross-sectional view showing a third step of the transistor forming method of the first embodiment of the present invention.
【図4】本発明の第1の実施例のトランジスタ形成方法
の第4工程を示す断面図である。FIG. 4 is a cross-sectional view showing a fourth step of the transistor forming method of the first embodiment of the present invention.
【図5】本発明の第1の実施例のトランジスタ形成方法
の第5工程を示す断面図である。FIG. 5 is a cross-sectional view showing a fifth step of the transistor forming method of the first embodiment of the present invention.
【図6】本発明の第1の実施例のトランジスタ形成方法
の第6工程を示す断面図である。FIG. 6 is a cross-sectional view showing a sixth step of the transistor forming method of the first embodiment of the present invention.
【図7】本発明の第1の実施例のトランジスタ形成方法
の第7工程を示す断面図である。FIG. 7 is a cross-sectional view showing a seventh step of the transistor forming method of the first embodiment of the present invention.
【図8】本発明の第1の実施例のトランジスタ形成方法
で形成したトランジスタに、本発明のコンタクト形成方
法を用いて上部配線とトランジスタのソースドレイン領
域を接続する方法の第1工程を示す断面図である。FIG. 8 is a cross-sectional view showing a first step of a method of connecting an upper wiring and a source / drain region of a transistor to a transistor formed by the method for forming a transistor according to the first embodiment of the present invention by using the method for forming a contact according to the present invention. It is a figure.
【図9】本発明の第1の実施例のトランジスタ形成方法
で形成したトランジスタに、本発明のコンタクト形成方
法を用いて上部配線とトランジスタのソースドレイン領
域を接続する方法の第2工程を示す断面図である。FIG. 9 is a cross-sectional view showing a second step of the method of connecting the upper wiring and the source / drain region of the transistor to the transistor formed by the transistor forming method of the first embodiment of the present invention by using the contact forming method of the present invention. It is a figure.
【図10】本発明の第1の実施例のトランジスタ形成方
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第3工程を示す断面図である。FIG. 10 is a cross-sectional view showing a third step of the method of connecting the upper wiring and the source / drain region of the transistor to the transistor formed by the transistor forming method of the first embodiment of the present invention by using the contact forming method of the present invention. It is a figure.
【図11】本発明の第1の実施例のトランジスタ形成方
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第4工程を示す断面図である。FIG. 11 is a cross-sectional view showing a fourth step of the method of connecting the upper wiring and the source / drain region of the transistor to the transistor formed by the transistor forming method of the first embodiment of the present invention by using the contact forming method of the present invention. It is a figure.
【図12】本発明の第1の実施例のトランジスタ形成方
法で形成したトランジスタに、本発明のコンタクト形成
方法を用いて上部配線とトランジスタのソースドレイン
領域を接続する方法の第5工程を示す断面図である。FIG. 12 is a cross-sectional view showing a fifth step of the method of connecting the upper wiring and the source / drain region of the transistor to the transistor formed by the transistor forming method of the first embodiment of the present invention by using the contact forming method of the present invention. It is a figure.
【図13】本発明の第2の実施例のトランジスタ形成方
法の第1工程を示す断面図である。FIG. 13 is a sectional view showing a first step of a transistor forming method according to a second embodiment of the present invention.
【図14】本発明の第2の実施例のトランジスタ形成方
法の第2工程を示す断面図である。FIG. 14 is a cross-sectional view showing a second step of the transistor forming method of the second embodiment of the present invention.
【図15】本発明の第2の実施例のトランジスタ形成方
法の第3工程を示す断面図である。FIG. 15 is a cross-sectional view showing a third step of the transistor forming method of the second embodiment of the present invention.
【図16】本発明の第2の実施例のトランジスタ形成方
法の第4工程を示す断面図である。FIG. 16 is a cross-sectional view showing a fourth step of the transistor forming method of the second embodiment of the present invention.
【図17】本発明の第2の実施例のトランジスタ形成方
法の第5工程を示す断面図である。FIG. 17 is a cross-sectional view showing a fifth step of the transistor forming method of the second embodiment of the present invention.
【図18】本発明の第2の実施例のトランジスタ形成方
法の第6工程を示す断面図である。FIG. 18 is a cross-sectional view showing a sixth step of the transistor forming method of the second embodiment of the present invention.
【図19】本発明の第2の実施例のトランジスタ形成方
法の第7工程を示す断面図である。FIG. 19 is a sectional view showing a seventh step of the transistor forming method according to the second embodiment of the present invention.
【図20】本発明の第2の実施例のトランジスタ形成方
法の第8工程を示す断面図である。FIG. 20 is a sectional view showing an eighth step of the transistor forming method of the second embodiment of the present invention.
【図21】従来例の方法の第1行程を示す断面図であ
る。FIG. 21 is a sectional view showing a first step of a method of a conventional example.
【図22】従来例の方法の第2行程を示す断面図であ
る。FIG. 22 is a sectional view showing a second step of the method of the conventional example.
【図23】従来例の方法の第3行程を示す断面図であ
る。FIG. 23 is a sectional view showing a third step of the method of the conventional example.
【図24】従来例の方法の第4行程を示す断面図であ
る。FIG. 24 is a cross-sectional view showing a fourth step of the method of the conventional example.
101、201、301、401 半導体基板 104、204、302、402 フィールド酸化
膜 102、303、403 多結晶シリコン
膜 103、304、404 酸化膜 105、205、305、405 ゲート酸化膜 306 多結晶シリコン
膜 307 タングステンシ
リサイド膜 308 酸化膜 106、206、309、406 ゲート電極 107、310 低濃度不純物拡
散層領域 311 多結晶シリコン
膜 108、208、312 酸化膜 109 高融点金属膜 110、210、314、407 チタンシリサイ
ド層 111、211、315 TiN膜 112、316 高濃度不純物拡
散層領域 113、213、317、408 ソース、ドレイ
ン領域 214 層間絶縁膜 215 コンタクト孔 216 Ti金属膜 217 コンタクトプラ
グ 218 上部配線101, 201, 301, 401 Semiconductor substrate 104, 204, 302, 402 Field oxide film 102, 303, 403 Polycrystalline silicon film 103, 304, 404 Oxide film 105, 205, 305, 405 Gate oxide film 306 Polycrystalline silicon film 307 Tungsten silicide film 308 Oxide film 106, 206, 309, 406 Gate electrode 107, 310 Low concentration impurity diffusion layer region 311 Polycrystalline silicon film 108, 208, 312 Oxide film 109 Refractory metal film 110, 210, 314, 407 Titanium Silicide layers 111, 211, 315 TiN films 112, 316 High-concentration impurity diffusion layer regions 113, 213, 317, 408 Source / drain regions 214 Interlayer insulating film 215 Contact holes 216 Ti metal film 217 Contact plugs 18 upper wiring
Claims (8)
が形成された領域を有する半導体装置の製造方法におい
て、 第1の急速加熱処理を行ってシリサイド層を形成した
後、上記不純物を添加し、この後第2の急速加熱処理を
行って上記不純物の活性化及びシリサイド層の安定化を
行うことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device having a region in which a silicide layer is formed on a high-concentration impurity diffusion region, wherein the first rapid heat treatment is performed to form a silicide layer, and then the impurity is added, After that, a second rapid heat treatment is performed to activate the impurities and stabilize the silicide layer.
いて、半導体基板上に、多結晶シリコン膜を堆積する工
程と、トランジスタのチャンネル領域となる領域の多結
晶シリコン膜を選択的に酸化する工程と、該選択的に酸
化された酸化膜をウェットエッチングにより除去し、上
記トランジスタのチャンネル領域の半導体基板表面を露
出する工程と、その上にゲート酸化膜を形成する工程
と、上記チャンネル領域上に上記ゲート酸化膜を介して
ゲート電極を形成する工程と、上記多結晶シリコン膜
に、上記半導体基板まで達するソース、ドレイン領域を
形成する工程を含むことを特徴とする半導体装置の製造
方法。2. A step of depositing a polycrystalline silicon film on a semiconductor substrate in a step of forming a transistor of a semiconductor device, and a step of selectively oxidizing a polycrystalline silicon film in a channel region of a transistor. A step of removing the selectively oxidized oxide film by wet etching to expose the surface of the semiconductor substrate in the channel region of the transistor, a step of forming a gate oxide film thereon, and a step of forming the gate oxide film on the channel region. A method of manufacturing a semiconductor device, comprising: a step of forming a gate electrode via a gate oxide film; and a step of forming source and drain regions reaching the semiconductor substrate in the polycrystalline silicon film.
が、ゲート電極形成後に所定の低濃度の不純物イオンを
イオン注入法により上記多結晶シリコン膜に注入した後
ゲート電極側壁酸化膜を形成する工程と、高融点金属膜
を堆積し、第1の急速加熱処理を行い上記多結晶シリコ
ン膜と反応させ高融点金属シリサイド膜を形成する工程
と、シリコンと未反応の高融点金属をエッチング除去す
る工程と、該高融点金属シリサイド膜に所定の高濃度の
不純物イオンをイオン注入法により注入する工程と、第
2の急速加熱処理を行い上記高融点金属シリサイド膜を
安定化させる工程とを含んでなることを特徴とする請求
項2の半導体装置の製造方法。3. The method for forming the source / drain regions comprises the steps of forming a gate electrode sidewall oxide film after implanting a predetermined low concentration impurity ion into the polycrystalline silicon film by an ion implantation method after forming the gate electrode. A step of depositing a refractory metal film, performing a first rapid heat treatment to react with the polycrystalline silicon film to form a refractory metal silicide film, and a step of etching away the refractory metal that has not reacted with silicon. And a step of implanting a predetermined high concentration of impurity ions into the refractory metal silicide film by an ion implantation method, and a step of performing a second rapid heat treatment to stabilize the refractory metal silicide film. The method for manufacturing a semiconductor device according to claim 2, wherein
極またはフィールド酸化膜上部迄延在しており、その形
成方法が、上部が酸化膜で覆われたゲート電極形成後に
所定の低濃度の不純物をイオン注入法により上記多結晶
シリコン膜(第1の多結晶シリコン膜)に注入した後、
ゲート電極側壁酸化膜を形成する工程と、第2の多結晶
シリコン膜を堆積し、局所配線パターンにパターンニン
グする工程と、高融点金属膜を堆積し、第1の急速加熱
処理を行い上記第1、第2の多結晶シリコン膜と反応さ
せ高融点金属シリサイド膜を形成する工程と、シリコン
と未反応の高融点金属をエッチング除去する工程と、該
高融点金属シリサイド膜に高濃度の不純物イオンをイオ
ン注入法により注入する工程と、第2の急速加熱処理を
行い上記高融点金属シリサイド膜を安定化させる工程を
含んでなることを特徴とする請求項2の半導体装置の製
造方法。4. The source / drain regions extend to the upper part of the gate electrode or the field oxide film, and a method of forming the source / drain region is to remove impurities of a predetermined low concentration after forming the gate electrode whose upper part is covered with the oxide film. After implanting into the polycrystalline silicon film (first polycrystalline silicon film) by an ion implantation method,
The step of forming a gate electrode side wall oxide film, the step of depositing a second polycrystalline silicon film and patterning into a local wiring pattern, the step of depositing a refractory metal film, and the first rapid heat treatment are carried out. First, a step of reacting with the second polycrystalline silicon film to form a refractory metal silicide film, a step of etching away the refractory metal that has not reacted with silicon, and a high concentration impurity ion in the refractory metal silicide film. 3. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of implanting a metal by an ion implantation method and a step of performing a second rapid heat treatment to stabilize the refractory metal silicide film.
コバルト、または、ジルコニウムである事を特徴とする
請求項3または4の半導体装置の製造方法。5. The refractory metal is titanium, nickel,
5. The method of manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is cobalt or zirconium.
積装置が真空状態で結合されたマルチチャンバー方式の
堆積装置内に於て、堆積前処理チャンバーにて水素雰囲
気中で加熱され自然酸化膜が還元除去された後、堆積チ
ャンバーへ搬送されて堆積されることを特徴とする請求
項3または4または5の半導体装置の製造方法。6. The high melting point metal is naturally oxidized by heating in a hydrogen atmosphere in a deposition pretreatment chamber in a multi-chamber type deposition apparatus in which the deposition pretreatment device and the deposition device are combined in a vacuum state. 6. The method for manufacturing a semiconductor device according to claim 3, wherein the film is reduced and removed, and then conveyed to a deposition chamber for deposition.
膜堆積装置と急速加熱処理装置が真空状態で結合された
マルチチャンバー方式の装置内に於て堆積チャンバーに
て上記高融点金属を堆積した後、RTAチャンバーへ搬
送し550℃〜650℃程度の温度で急速加熱処理を行
うことによりなされることを特徴とする請求項3または
4または5の半導体装置の製造方法。7. The first rapid heat treatment is performed in a deposition chamber in a multi-chamber system in which a refractory metal film deposition apparatus and a rapid heat treatment apparatus are connected in a vacuum state. The method for manufacturing a semiconductor device according to claim 3, 4 or 5, characterized in that after the deposition, it is carried to an RTA chamber and subjected to a rapid heat treatment at a temperature of about 550 ° C to 650 ° C.
間絶縁膜を介して存在する上部配線を接続するコンタク
トの形成方法に於て、層間絶縁膜に該ソース、ドレイン
領域迄達するコンタクト孔を形成する工程と、堆積前処
理装置と堆積装置と急速加熱処理装置が真空状態で結合
されたマルチチャンバー方式の装置内に於て、堆積前処
理チャンバーにて水素雰囲気中で加熱しコンタクト孔低
部の自然酸化膜を還元除去する工程と、堆積チャンバー
へ搬送し酸化膜還元作用のある高融点金属を堆積する工
程と、急速加熱処理装置へ搬送し急速加熱処理により該
高融点金属とソース、ドレイン領域を反応させる工程を
含むことを特徴とする半導体装置の製造方法。8. A method of forming a contact for connecting a source / drain region of a semiconductor device to an upper wiring existing via an interlayer insulating film, wherein a contact hole reaching the source / drain region is formed in the interlayer insulating film. In the multi-chamber system in which the process, the deposition pretreatment device, the deposition device, and the rapid heating treatment device are combined in a vacuum state, the deposition pretreatment chamber is heated in a hydrogen atmosphere and the lower part of the contact hole is naturally heated. A step of reducing and removing the oxide film, a step of transporting it to a deposition chamber to deposit a refractory metal having an oxide film reducing action, and a step of transporting it to a rapid heat treatment apparatus to rapidly remove the refractory metal and the source and drain regions. A method of manufacturing a semiconductor device, comprising the step of reacting.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8542792A JPH05291181A (en) | 1992-04-07 | 1992-04-07 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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JP8542792A JPH05291181A (en) | 1992-04-07 | 1992-04-07 | Manufacture of semiconductor device |
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JPH05291181A true JPH05291181A (en) | 1993-11-05 |
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ID=13858541
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JP (1) | JPH05291181A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07283214A (en) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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KR100474542B1 (en) * | 1997-10-06 | 2005-05-19 | 주식회사 하이닉스반도체 | Manufacturing method of semiconductor device |
-
1992
- 1992-04-07 JP JP8542792A patent/JPH05291181A/en active Pending
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