KR100406588B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 P＋폴리실리콘 게이트의 형성시 불순물 이온의 침투를 방지함과 더불어 불순물 이온을 충분히 활성화시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계; 폴리실리콘막 및 게이트 절연막을 패터닝하여 게이트를 형성하는 단계; 게이트 및 게이트 양 측의 노출된 기판으로 제 1 및 제 2 P형 불순물 이온을 연속적으로 주입하는 단계; 및, 결과물 구조의 기판을 어닐링하여, P형 게이트를 형성함과 동시에 소오스 및 드레인을 형성하는 단계를 포함한다. 또한, 제 1 P형 불순물 이온은 B이고, 제 2 P형 불순물 이온은 BF2으로서, B이온은 5 내지 15KeV의 에너지에서 5×1015내지 10×10 이온/㎠의 농도로 주입하고, BF2이온은 50 내지 150KeV의 에너지에서 1×1015내지 3×10 이온/㎠ 농도로 주입한다. 또한, 어닐링은 RTP로 1,000 내지 1,100℃의 온도에서 5 내지 30초 동안 진행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 게이트(dual gate)를 구비한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 하이레벨 로직 집적회로에서는 N＋폴리실리콘 게이트만을 이용하는 메모리 집적회로에서와는 달리 N＋및 P＋폴리실리콘 게이트의 듀얼 게이트가 형성된다. 즉, NMOS 트랜지스터에는 N＋폴리실리콘 게이트가 형성되고, PMOS 트랜지스터에는 P＋폴리실리콘 게이트가 형성된다. 이러한 듀얼게이트의 형성시 공정 단순화를 목적으로 소오스 및 드레인 형성을 위한 불순물 이온의 주입시 동시에 게이트 도핑을 진행한다. 이때, N＋폴리실리콘 게이트의 경우 도핑이온 소오스로서 P이온을 사용하고, P＋폴리실리콘 게이트의 경우에는 도핑이온 소오스로서 BF2이온 또는 B이온을 사용한다. 또한, 이온주입후의 어닐링은 노(furnace)를 이용하여 진행한다.
그러나, 상기한 듀얼 게이트의 P＋폴리실리콘 게이트의 형성시, 도핑이온 소오스로서 BF2이온을 사용하는 경우, 상기한 노를 이용한 어닐링시 B이온의 침투로 인하여 어닐링을 충분히 진행할 수가 없다. 반면, BF2이온 대신에 B이온을 사용하면, 상기한 어닐링시 B이온의 침투는 적은 반면 활성화(activation)가 충분히 이루어지지 않아, 게이트의 축퇴(degeneracy)가 충분히 이루어지지 않는다. 이에 따라, 이후 소자의 동작시 P＋폴리실리콘 게이트의 하부가 공핍(depletion) 되어 게이트 산화막에 의한 캐패시터 이외에도 P＋폴리실리콘 게이트에 기생캐패시터가 형성되어, 문턱전압을 증가시킴으로서 결국 소자의 특성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, P＋폴리실리콘 게이트의 형성시 불순물 이온의 침투를 방지함과 더불어 불순물 이온을 충분히 활성화시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 P＋폴리실리콘 게이트 제조방법을 설명하기 위한 단면도이다.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11 : 소자 분리막
12 : 게이트 산화막 13 : P＋폴리실리콘 게이트
14 : 스페이서 15a : B 이온
15b : BF2이온 16a, 16b : 소오스 및 드레인
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계; 폴리실리콘막 및 게이트 절연막을 패터닝하여 게이트를 형성하는 단계; 게이트 및 게이트 양 측의 노출된 기판으로 제 1 및 제 2 P형 불순물 이온을 연속적으로 주입하는 단계; 및, 결과물 구조의 기판을 어닐링하여, P형 게이트를 형성함과 동시에 소오스 및 드레인을 형성하는 단계를 포함한다.
또한, 제 1 P형 불순물 이온은 B이고, 제 2 P형 불순물 이온은 BF2으로서, B이온은 5 내지 15KeV의 에너지에서 5×1015내지 10×10 이온/㎠의 농도로 주입하고, BF2이온은 50 내지 150KeV의 에너지에서 1×1015내지 3×10 이온/㎠ 농도로 주입한다. 또한, 어닐링은 RTP로 1,000 내지 1,100℃의 온도에서 5 내지 30초 동안 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트의 제조에서, P＋폴리실리콘 게이트의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 로코스(LOCal Oxidation of Silicon) 기술을 이용하여 소자분리막(11)을 형성한다. 그런 다음, 기판(10) 상에 게이트 절연막(12)을 형성하고, 게이트 절연막(12) 상에 폴리실리콘막을 형성한다. 그런 다음, 폴리실리콘막 및 게이트 절연막(12)을 패터닝하여, 소자 분리막(11) 사이의 기판(10) 상에 게이트(13)를 형성하고, 기판 전면에 산화막을 증착하고 블랭킷 식각하여 게이트(13)의 측벽에 스페이서(14)를 형성한다.
그 후, PMOS 트랜지스터 영역(PM)으로 B이온(15a)과 BF2이온(15b)을 연속적으로 이온주입 한 후 어닐링을 진행하여, 게이트(13)를 도핑시켜 P＋폴리실리콘 게이트를 형성함과 동시에 소오스 및 드레인(16a, 16b)를 형성한다. 여기서, 이온주입은 먼저, B이온(15a)을 5 내지 15KeV의 낮은 에너지에서 5×1015내지 10×10 이온/㎠의 고농도로 제 1 이온주입하고, 연속적으로 BF2이온(15b)을 50 내지 150KeV의 높은 에너지와 1×1015내지 3×10 이온/㎠의 저농도로 제 2 이온주입한다. 이때, B이온(15a)의 투사범위(Rp1)는 200 내지 300Å이고, BF2이온(15b)의 투사범위(Rp2)는 300 내지 1,000Å이다. 또한, 어닐링은 급속열처리(Rapid Thermal Process; RTP) 방식으로 1,000 내지 1,100℃의 온도에서 5 내지 30초 동안 진행한다.
상기한 본 발명에 의하면, 침투성이 적은 반면 활성화가 되지 않는 B이온을 게이트의 표면에 주입하고, 활성화가 잘되는 BF2이온을 게이트에 깊게 주입한 후, 어닐링을 RTP로 단시간 동안 진행하기 때문에, 게이트 내에서 B이온과 BF2이온이 충분히 활성화된다. 또한, RTP로 어닐링을 진행하기 때문에, BF2이온의 침투가 방지된다. 이에 따라, P＋폴리실리콘 게이트의 축퇴가 극대화되어, 결국 소자의 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (6)
- 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 및 게이트 절연막을 패터닝하여 게이트를 형성하는 단계;상기 게이트 및 게이트 양 측의 노출된 기판으로 제 1 및 제 2 P형 불순물 이온을 연속적으로 주입하는 단계; 및,상기 결과물 구조의 기판을 어닐링하여, P형 게이트를 형성함과 동시에 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 P형 불순물 이온은 B이고, 상기 제 2 P형 불순물 이온은 BF2인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 B이온은 5 내지 15KeV의 에너지에서 5×1015내지 10×10 이온/㎠의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 BF2이온은 50 내지 150KeV의 에너지에서 1×1015내지 3×10 이온/㎠ 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 어닐링은 RTP로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 RTP는 1,000 내지 1,100℃의 온도에서 5 내지 30초 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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