KR100402090B1

KR100402090B1 - 신호발생기및전기신호들을발생시키는방법

Info

Publication number: KR100402090B1
Application number: KR1019950038677A
Authority: KR
Inventors: 데니스제이림; 필립에이캘러헌
Original assignee: 주식회사 하이닉스반도체; 하이닉스 세미컨덕터 아메리카 인코포레이티드
Priority date: 1994-11-01
Filing date: 1995-10-31
Publication date: 2004-03-02
Also published as: EP0711037A3; KR960020203A; JPH08213892A; JP3850470B2; EP0711037A2; EP0711037B1; DE69531479D1; DE69531479T2; US5677642A

Abstract

본 발명은 공급 전압의 변동 및 차이를 허용할 수 있는 신호 발생기 및 방법에 관한 것이다. 공급 전압에 관계없이 전류 스위치가 구동된다. 트랜지스터 구동기의 게이트에서 슬루 전압을 클램핑함으로써, 상기 구동기의 임계 턴온 전압과 클램핑된 게이트 전압 사이의 차가 공급 전압에 대해 일정하게 된다. 이것은 구동기의 출력 전압의 천이 에지가 공급 전압에 대해 일정하게 되도록 야기할 수 있다. 이 기술은, 공급 전압이 여러 가지의 허용 범위에 걸쳐 변화함에 따라, 출력 신호 에지 천이에서의 변화를 최소화한다. 이 기술은 출력 신호에서의 천이 에지의 제어력을 증가시키기 때문에, 공급 전압 및 심볼 폭에서의 변화에 대해 일정한 천이 전압 형태를 유지하고, 보다 더 느린 에지를 발생시킬 수 있다.

Description

신호 발생기 및 전기 신호들을 발생시키는 방법

본 발명은 신호 발생기에 관한 것으로, 특히, 공급 전압의 변동에도 불구하고 허용가능한 신호 파형을 유지하는 고속 신호 발생기에 관한 것이다.

디지털 방식으로 인코딩된 데이터 신호를 나타내는 아날로그 파형이 발생될 때에, 일반적으로 신호가 하나의 진폭에서 다른 진폭으로 천이되는 경우, 그 신호에 대한 정의된 형태로 특정 진폭을 발생시키기를 원한다. 데이터 속도가 10 메가비트/초(Mbits/sec) 또는 그 이상이 되면, 요구된 천이 형태를 발생시키는 것은 보다 어려워진다. 공급 전압에서의 변화는 신호 천이 형태에 원치않는 변화를 야기한다.

이러한 문제들은 고속 이더넷(Fast Ethernet) 및 고속 SCSI 와 같은 새로운 고속 통신 프로토콜의 출현으로 더욱 심각해지고 있다. 10 Mbits/sec 보다 더 빠른 신호 스위칭 속도가 요구되는 이러한 통신 프로토콜에 있어서, 공급 전압이 설정된 허용 범위내에서 변화한다고 하더라도 정확한 신호를 표시하는 파형들을 유지할 필요가 있다.

데이터 신호의 고속 스위칭의 출현은 또한, 통신 인터페이스/채널 상에서 전송되는 데이터 신호의 슬루 레이트(slew rate)를 엄격히 제어하는 요건을 초래하였다. 이 슬루 레이트의 요건은 고속 상승 및 하강 시간을 갖는 신호에 의해 발생되는 노이즈의 양을 감소시키려고 의도된 것이다. 전송되는 데이터의 심볼 폭(symbol width) 또는 공급 전압에서의 변동에도 불구하고 대칭형(symmetrical)이고, 비교적 느린 슬루 레이트를 갖는 신호 파형들을 유지할 필요가 있다.

그러므로, 본 발명의 목적은 개선된 신호 발생기를 제공하는 것이다.

본 발명의 다른 목적은 전압 공급의 변동이 허용되는 개선된 신호 발생기를 제공하는 것이다.

본 발명의 또 다른 목적은 고속 데이터 통신에 사용하기 위한 신호 발생기를 제공하는 것이다.

본 발명의 또 다른 목적은 공급 전압에 관계없이 대칭형 슬루 레이트를 제공하는 신호 발생기를 제공하는 것이다.

본 발명의 또 다른 목적은 신호 심볼 폭과 관계없이 대칭형 슬루 레이트를 제공하는 신호 발생기를 제공하는 것이다.

본 발명의 또 다른 목적은 허용가능한 슬루 레이트를 유지하면서, 다수의 공급 전압에서 동작하는 구동기 회로를 제공하는 것이다.

도1은 개선된 신호 발생기를 도시한 도면.

도2는 개선된 신호 발생기의 제2 실시예를 도시한 도면.

도3은 개선된 신호 발생기의 제3 실시예를 도시한 도면.

도4는 개선된 신호 발생기의 제4 실시예를 도시한 도면.

도5는 다양한 클램핑 회로를 도시한 도면.

도6a 및 도6b는 대칭형 슬루 제어를 보여주는 타이밍도.

도7은 여러 차동 전류 스위치들이 함께 가산된 회로를 도시한 도면.

도8은 도7의 가산 회로를 위한 제어 회로를 도시한 도면.

본 발명은 공급 전압의 변동 및 차이를 허용할 수 있는 신호 발생기에 관한 것이다. 공급 전압에 관계없이 전류 스위치가 구동된다. 대부분의 애플리케이션에서, 전류는 특정 부하(예로, 임피던스)를 통해 흐르고, 이에 따라 출력 전압이 발생될 수 있다. 여기에 기재된 기술의 사용은 출력 전압의 변화가 시간 함수로서 보다 더 정확하게 발생하도록 야기한다. 특히, 전류 고갈형 인버터(current starved inverter)는 구동기 트랜지스터의 게이트로 구동되고, 게이트 상에서 결과로서 생성되는 전압 램프(ramp)가 클램핑되어, 구동기 트랜지스터의 임계 턴은 전압과 클램핑된 게이트 전압 사이의 차가 공급 전압에 대해 일정하게 될 것이다. 이 기술은, 공급 전압이 전형적인 5 또는 10%의 허용 범위에 걸쳐 변화함에 따라, 출력 신호 에지 천이에서의 변화를 최소화한다. 그러나, 이 기술은 공급 전압이 3.0 볼트에서 7.0볼트까지 변하는 회로에서 효과가 있다는 것이 알려져 있다. 이 기술은 출력 신호에서 천이 에지의 제어력을 증가시키기 때문에, 공급 전압 및 심볼 폭에서의 변화에 대해 일정한 천이 전압 형태를 유지하고, 보다 더 느린 에지를 발생시킬수 있다.

이 기술에 대한 응용예는 차동 데이터 신호의 발생을 포함하는데, 여기서, 차동 신호는 느린 천이 에지를 가지며 매우 대칭적이라는 것이 중요하다. 이러한 2가지 기준은, 데이터 신호를 운반하는 케이블로부터의 방출된 방사량을 감소시키는데 매우 중요하다. 또한, 이 기술은, 많은 차동 전류 스위치들이 함께 가산되고, 스위치들이 사인파에 대해 구분적 근사(piece-wise approximations)가 되는 천이 에지들을 발생시키기 위해 스위치가 순차적으로 턴온될 때에 사용될 수 있다. 이러한 접근 방법을 사용하면, 구분적 근사가 개선된 선형성을 달성한다.

다음의 기술은 공급 전압이 통상적으로 5 또는 10%의 허용 범위에 걸쳐 변화함에 따라 출력 신호 에지 천이에서의 변화를 최소화한다. 그러나, 이 기술의 강점은 공급 전압이 3.0 볼트에서 7.0 볼트로 변하는 회로에서 효과가 있다는 것을 보여준다. 여기서 사용된 바와 같이, 실질적으로 상이한 전압은 통상적인 10%의 범위 내에 있지 않은 전압을 포함한다. 예컨대, 5.0 볼트의 공칭 전압 및 10%의 허용 범위는 4.5볼트 내지 5.5볼트의 수용가능한 허용 범위를 가질 수 있다. 그러므로, 4.5 볼트보다 작고 5.5 볼트보다 큰 전압은 5.0 볼트와는 실질적으로 다를 것이다. 3.3볼트의 공칭 전압에 있어서, 2.97 볼트보다 작고 3.63 볼트보다 큰 전압은 3.3볼트와 실질적으로 다르다.

도1은 본 발명의 바람직한 실시예를 도시하고 있다. 그러나, 도2 내지 도4에 도시된 것과 같은 다른 유사한 실시예들도 또한 가능하다. 도1을 참조하면, 트랜지스터(M1, M2, M3, M4)는 전류(I1, I2, I3, I4)를 인에이블시키는 스위치로서 각각동작한다. 이 전류는 이 기술분야에서 공지된 통상의 전류원에 의해 제공되므로, 여기서 본 발명의 이해를 돕기 위해 더 이상 기재될 필요는 없다. 전류원(I1 ~ I4)과 결합된 트랜지스터(M1 ~ M4)의 구성은 이 기술 분야에서 전류-고갈형 인버터(current-starved inverter)로 공지되어 있다. 입력 신호(V1, V2)는 매우 빠른 상승 및 하강 시간을 가지고 공급 전압(VDD, VSS/접지) 사이에서 스윙하는 차동데이터 신호이다. 트랜지스터(M5, M6)는 출력 신호(Va, Vb)를 각각 발생시키는 출력 구동기 트랜지스터이다. 구동기 트랜지스터(M5, M6)는 전류원(Is)으로부터 전류가 선택적으로 흐르도록 하는 전류 스위치이다. 트랜지스터(M5, M6)의 게이트는 트랜지스터 쌍(M1/M3, M2/M4)의 출력부와 각각 연결되어 있다. 또한 클램프(CL1, CL2)가 M5 및 M6의 해당 게이트에 연결되어 있다. 커패시터(C1, C2)는 그 노드에서의 총 커패시턴스를 나타내는데, 이것은 모든 액티브 장치 커패시턴스의 합 뿐만아니라, 개별적인 외부 또는 내부적으로 부가된 커패시턴스일 수 있다. 출력 신호(Va, Vb)는 이더넷 또는 SCSI와 같은 통신 또는 장치 인터페이스/채널(미도시)을 구동할 수 있는 차동 출력 신호이다. 통신 인터페이스/채널의 임피던스와 신호 발생기(10)의 출력 임피던스를 정합시키기 위해 저항(Ra, Rb)이 사용될 수 있다.

도1의 회로에 대한 DC(즉, 정상 상태) 특성들을 먼저 설명할 것이다. 입력(V1)이 하이(즉, 논리1) 입력(V2)이 로우(즉, 논리0)인 경우, 고갈형 인버터 트랜지스터(M2, M3)는 턴온되고, 트랜지스터(M1, M4)는 턴오프된다. 또한, 트랜지스터 구동기(M5)는 턴온되고, M6는 턴오프된다. 이것은 모든 전류(I)가 저항(Ra)을 통해 흐르도록 야기하여, 출력(Va)에서 고레벨 전압을 발생시킨다. M2가 온이기 대문에, 전류(I2)가 클램프(CL2)로 흐르는데, 이것은 M6의 게이트에 존재하는 전압을 제한한다(즉, M6의 게이트 전압이 클램핑되어 어떤 임계값 또는 클램핑된 값을 초과할 수 없도록 한다). I2가 VDD에 대해 일정한 경우(이 기술 분야에서 주지된 표준 기술을 사용하여 달성하는 것은 비교적 쉽다), M6의 게이트에서의 전압은 VDD에 대해 일정할 것이다. 클램프내에 하나 이상의 트랜지스터를 사용하고, 그 크기와 형태를 변화시킴으로써, M6의 게이트 입력부(I2)에서의 클램프 전압을 넓은 범위에 걸쳐 설정할 수 있다. 여기서 기재된 클램프에 있어서(도5에 대해 후술됨), 클램프 전압은 입력 전류 및 사용된 프로세스 및 장치 파라미터의 함수이다. 바람직한 클램프 전압은 약 1.9볼트이다. 만일 클램프가 존재하지 않는다면, M6의 게이트 입력에서의 전압은 결국 VDD로 충전되는데, 이것은 명백히 VDD에 대해 일정하지 않을 것이다.

다음으로 도1에 도시된 회로의 AC 특성들을 설명하면 다음과 같다. 이 AC 특성들은 입력 전압(V1, V2)이 변화함에 따라 작용하게 된다. 로우에서 하이로 변하는 입력(V2)에 대해 초점을 맞추면 다음과 같다(여기서 V1과 V2는 차동 데이터 신호이므로, 입력(V1)은 하이에서 로우로 변한다). 도1의 회로의 우측은 다음과 같이 상세히 설명될 것이며, 이 회로의 좌측에서 발생하는 유사한 효과는 괄호안에 표시될 것이다.

M6(또는 M5)의 게이트에서의 전압이 변할 수 있는 유한 속도로 인하여, M6(M5)의 턴온 시간은 M6(M5)의 게이트에서의 고전압과 M6(M5)의 임계 턴온 전압 사이의 차의 함수이다. M6(M5)의 게이트에서의 고전압을 클램핑함으로써, 클램핑된게이트 전압과 M6(M5)의 임계 턴온 전압 사이의 차는 VDD에 대해 일정할 것이다. 도6a 및 도6b를 참조하여 후술되는 바와 같이, 이것은 전압(Vb(Va))의 천이 에지가 VDD에 대해 일정해지도록 야기한다.

도1에서 도시된 것과 같은 회로를 이용하여 데이터가 전송되는 경우, 클램프 회로는 2가지의 추가적인 기능을 수행한다. 첫째로, 가변 비트폭을 갖는 일정한 에지 타이밍을 제공한다. 통상적으로, 데이터는 가변 비트폭을 가진다. 이것은 Va 또는 Vb에서의 전압 변화가 느린 상승 및 하강 시간 또는 슬루 레이트를 가져야만 할 때에 문제를 야기할 수 있다. 예컨대, Va에서의 하강 시간이 최소 비트폭의 25%가 될 필요가 있는 경우, M5의 게이트에서 VDD(클램프없음)에 대한 상승 시간은 이를 달성하기 위해 최소 비트폭보다 더 커야만 한다(느린 상승 시간은 C1에 대해 I1의 비율의 크기를 조절함으로써 달성될 수 있다). 이것은, 보다 넓은 비트에 대해 M5의 게이트에서의 상승 전압은 더 높아지거나 또는 VDD가 되고, 최소 폭 비트에 대해 M5의 게이트에서의 상승 전압은 VDD까지 가지 않는다는 것을 의미한다. M5(M6)의 게이트에서의 보다 높은 전압은, M5(M6)의 임계 전압에 도달하기 위해 이 전압이 더욱 낮아져야 한다는 걸 뜻한다(더 많은 시간을 뜻함). 그러므로, Va에서 상승 에지의 타이밍은 최소 폭 비트와 보다 넓은 비트 사이에서 변할 수 있다. 이러한 현상은 도6a에 도시된다.

도6a는 입력(V1)과 트랜지스터(M5)의 게이트에 대한 전압 파형을 도시하고 있는데, 클램프(CL1, CL2)가 존재하지 않는 경우이다. 시간(t1)에서, V1이 로우로 가면(즉, VDD 볼트로부터 VSS 볼트로 되면), M5의 게이트 전압은 VSS로부터 VDD 쪽으로 상승하기 시작한다(적층형 트랜지스터쌍(M1/M3)이 인버터로서 동작하므로, M5의 게이트 전압은 입력 전압(V1)으로부터 반전된다). 그러나, 최소 심볼 폭(W1)으로 인해, M5의 게이트 전압은, 입력 전압(V1)이 시간(t2)에서 하이로 가기 시작하기 전에, VDD에 도달할 시간이 없다. 오히려, M5의 게이트 전압은 시간(t2)에서 로우로 가기 시작하고, VDD에 절대 도달하지 못한다. 이 게이트 전압은 결국 M5에 대한 임계 전압을 통과하고, 이 시점에서 트랜지스터(M5)는 턴온된다(M5는 게이트 전압이 임계 전압보다 작을 때 턴온되는 p채널 FET이다). 최소 비트폭(W1)에 대해, (시간(t2)에서의) V1 입력 스위칭 시간과 턴온되기 시작하는 출력 구동기(M5) 시간 사이가 도6a에 T_N으로 표시되어 있다. 시간(t3)에서, 로우 레벨이 되는 입력(V1)에서의 변화는, 시간(t1)에서 발생한 것과 같이, M5의 게이트 전압이 VDD 쪽으로 상승하기 시작하게 한다. 그러나, 현재 심볼 폭(W2)이 더 크므로, 게이트 전압은 레일 전압(VDD)까지 증가할 시간을 갖는다. 게이트 전압이 현재 더 높은 전압 수준에 있기 때문에, 입력(V1)이 시간(t4)에서 높아질 때 이 전압이 M5의 임계 전압 아래로 감소하려면 시간이 더 걸린다. 넓은 비트 폭(W2)에 있어서, (시간(t4)에서) V1 입력을 하이로 스위칭하는 시간과 턴온되기 시작하는 출력 구동기(M5)의 시간 사이가 도6a에서 Tw로 도시된다. Tw> T_N임을 알 수 있다. 그러므로, Va에서의 상승 에지의 타이밍은 최소폭 비트와 보다 넓은 비트 사이에서 변한다.

이제 도6b를 참조하면, 여기서 기재된 본 발명을 이용한 효과가 도시되어 있다. 도6b는 입력(V1)자 M5의 게이트를 위한 전압 파형을 도시하며, 트랜지스터(M5)의 게이트는 클램프(CL1)를 갖는다. 시간(t1)에서, V1이 로우일 때, M5의 게이트 전압이 VSS로부터 VDD로 상승하기 시작한다. 그러나, 클램프 임계값(Vc)은 시간(t2)에서 입력 전압이 변화하기 전에 도달하므로, M5의 게이트 전압은 t2 전에 Vc의 최대 전압에 도달한다. 시간(t2)에서, 입력 전압(V1)은 로우로부터 하이로 스위칭된다. M5의 게이트 전압은 시간(t2)에서 낮아지기 시작한다. 이 게이트 전압은 결국 M5의 임계 전압을 통과하며, 이 시점에서 트랜지스터(M5)는 턴온되기 시작한다. 최소 비트폭(W1)에 대해, (시간(t2)에서) V1의 입력 스위칭 시간과 턴온되기 시작하는 출력 구동기(M5)의 시간 사이가 도6a에서 T_N으로 표시되었다. 시간(t3)에서는, 시간(t1)에서 발생하는 것처럼, 로우 레벨을 향하는 입력(V1)의 변화는 M5의 게이트 전압이 VDD로 상승하기 시작하게 한다. 그러나, 비트폭(W2)이 더 크고, 게이트 전압이 레일 전압(VDD)까지 증가할 수 있는 시간을 갖더라도, 게이트 전압은 Vc에서 클램핑된다. 게이트 전압이 현재 최소 비트폭에 대한 전압과 같은 레벨의 전압이므로, 이 전압이 M5 임계 전압 이하로 감소하기 위해서는 동일한 시간이 걸린다. 넓은 비트폭(W2)에 대해, V1 입력 스위칭(시간(t4)에서)과 실제로 켜진 출력 구동기(M5)의 시간의 차가 도6b에서 T_W로 도시되어 있다. T_W=T_N이 됨을 알 수 있다. 그러므로, Va에서 상승 에지의 타이밍은 최소 폭 비트와 더 넓은 비트의 사이에서 변화하지 않는다. 추가적으로, 게이트 전압이 Vc에서 클램핑되고, VDD까지 절대 상승하지 않으므로, 출력 신호(Va(또는 Vb)의 천이 에지는 VDD에 대해 일정하다.

본 설계에 의해 달성되는 2번째의 추가 기능은 전송 진폭에서의 변화를 야기하는 충전 효과를 최소화하거나 제거하는 것이다. 유휴상태(idle)로부터 액티브 전송 상태로 천이하는 동안에, 클램프(CL1, CL2) 없이 도1과 같은 회로는, 전류원(I)에 전하 축적 효과를 가진다. 이 효과는 I의 크기를 변화시키므로, 평형점에 도달할 때까지, 전송 전압 진폭을 변화시킨다. 도1의 회로에 클램프(CL1, CL2)가 포함되면, 접지에 대한 로우 임피던스 패스가 M5 및 M6의 게이트-소스 커패시턴스로 제공된다. 이 로우 임피던스는 전류원(I)에 어떤 전하 축적을 위한 방전 패스를 제공하여, 항상 일정한 진폭의 전송을 초래한다. 클램프가 없는 경우, 전류원 상에서의 전하 축적은 전류의 크기를 변화시켜 전송 전압을 변하게 한다.

도2 내지 도4는 도1의 회로에 대한 대안적인 실시예를 도시하고 있다. 도2는 도1과 유사하게 동작하지만, 출력 스테이지가 미러-이미지(mirror-image) 형태로 구성된다. 특히, 트랜지스터(M5, M6)의 게이트를 접지에 클램핑하는 대신에, 트랜지스터(M5, M6)의 게이트가 VDD에 클램핑된다. 또한, VDD로부터 트랜지스터(M5, M6)의 소스 노드(14, 16)로 전류원을 제공하는 대신에, 전류원(Is)이 접지로부터 M5 및 M6의 소스 노드로 제공된다. 이 회로는 도1의 회로에 대한 방식과 유사하지만 반대로 동작한다.

도3은 도1의 회로의 변형예로서, 2개의 스택형 트랜지스터쌍 출력 구동기(M5/M7. M6/M8)를 포함한다. 트랜지스터(M5, M7)는 서로 공통으로 접속되어 클램프(CL1)의 양(+) 단자에 연결되는 게이트를 갖는다. 트랜지스터(M5, M6)의 드레인은 또한 서로 공통으로 접속되어 있으며, 그 노드는 출력 노드(Va)이다. 유사하게, 트랜지스터(M6, M8)는 서로 공통 접속되어, 클램프(CL2)의 양(+) 단자에 연결된 해당 게이트를 가진다. 트랜지스터(M6, M8)의 드레인은 또한 서로 공통 접속되어 있으며, 그 노드는 출력 노드(Vb)이다. 출력 노드(Va, Vb)는 저항(R)을 통해 함께 연결된다. 도3의 구성은 공급 전압 중의 하나(VDD 또는 VSS)로부터 부하(R)의 분리를 허용한다. 그렇지 않으면, 도1(및 도6a 및 도6b에 도시된 관련 타이밍도)에 대해 전술된 기술은 도3의 회로에 적용된다.

도4는 도2 및 도3 모두의 변화를 포함한다. 도4의 회로는 도2에서 행해진 전류원/출력 구동기 구성의 미러링(mirroring)과, 도3에서 행해진 것과 같이 2개의 적층형 트랜지스터쌍의 구동기 회로를 포함함으로써, 도1의 회로로부터 변형되었다. 도4의 동작은 도2 및 도3의 동작과 유사하므로 반복될 필요가 없다.

도5는 도1 내지 도4에 도시된 클램프(CL1, CL2)에 대한 여러 가지 구성을 도시하고 있다. 바람직한 클램프는 직렬로 연결되고, 다이오드로서 구성된 다수의 트랜지스터로서 이루어져 있으며, 다수의 트랜지스터는 하나 이상의 p채널 장치로 이루어져 있다. 바람직한 구성은 도5에서 14로 제일 왼쪽에 표시되어 있으며, 2개의 p채널 FET 장치는 각각 다이오드로 구성되어 있으며 (게이트들이 해당 드레인들에 직접 연결되어 있음), 다이오드들이 직렬로 함께 접속되어 있다. 특정 장치의 크기는 프로세스 스펙이고, 바람직한 실시예에서 약 1.9 볼트 클램프 전압이 생기도록 선택된다.

도7은 다수의 슬루 레이트 제어형 신호 발생기들이 함께 가산된 기술을 도시하고 있다. 사인파와 유사한 천이 에지들을 발생시키기 위해, 전류 스위치들이 입력(V11/V21, V12, V22,‥‥, V1n/V2n)을 통해 연속적으로 턴온된다. 그러므로, 도7의 회로는 D/A 변환기로 작용한다. 출력(Va1, Va2,‥‥, Van)이 함께 연결되어 저항기(Rb)를 거쳐서 출력 전압을 발생시키며, 출력(Vb1, Vb2,‥‥, Vbn)이 함께 연결되어 저항(Rb)을 거쳐 출력 전압을 발생시킨다. 이 회로가 사각파의 입력들을 가진 사인파의 발생이 허용된다는 점에서, 이 회로는 에지들의 형태에 대해 보다 많은 제어력을 제공한다.

도8은 이러한 사인파 발생을 수행하는데 사용되는 제어 로직을 도시하고 있다. 도7의 복합 신호 발생기에 의해 발생되는 데이터 신호가 20에서 제공된다. 클럭 신호는 22에서 제공된다. 바람직한 실시예에서, 클럭 신호(22)는 데이터 신호(20)의 주파수보다 N배 더 큰 주파수에서 동작한다. 예컨대, 데이터 신호가 1 메가헤르쯔 신호인 경우, 클럭 신호는 10 메가헤르쯔가 바람직하다. 데이터 및 클럭 신호가 블록(24)에 입력되는데, 이것은 클럭된 데이터 플립플롭이다. 블록(24)의 Q 출력과 클럭 신호(22)는 상태 머신(26)에 연결되어 있다. 상태 머신(26)은 다수의 출력(V11, ...V1N)을 가지며, 도7의 입력(V11,...V1N)에 연결되어 있다. 상태 머신(26)은 도7의 여러 가지 신호 발생기(10)에 데이터 신호의 지연된 시퀀스를 제공한다. 지연된 시퀀스를 위한 상태 머신은 종래 기술로 공지되어 있으므로, 여기서 더 설명이 필요하지 않다. 다수의 신호 발생기에 입력 신호를 시퀀싱함으로써, 사각파의 데이터 신호(20)로부터 사인파를 발생시킬 수 있다.

요약하면, 본 발명은 3볼트와 5볼트 모두에서 동작하는 구동기를 개발하는 과정에서 부딪히는 3가지 문제점을 해결한다. 즉, 전송 신호의 공통 모드 에너지는공급 전압의 변화로 인해 저하되지 않는다. 또한, 전송 신호의 공통 모드 에너지는 심볼 폭의 변화에 의해 저하되지 않는다. 마지막으로, 전송 레벨이 전하 축적 효과로 인해 변하지 않는다.

본 발명에 의한 바람직한 실시예들이 기술되고 설명되었지만, 첨부된 청구범위에서 정의된 본 발명의 범위 내에서 모든 변경 및 수정이 가능하다는 것이 이해되어야 한다.

Claims

슬루 레이트 제어형 구동기 회로(slew rate controlled driver circuit)에 있어서,

공급 전압 노드;

입력 신호를 수신하기 위한 입력부; 및

공칭값(nominal value)으로부터 10% 보다 더 크게 변하는 상기 공급 전압 노드상에서의 공급 전압으로 상기 구동기 회로를 동작시키면서, 상기 입력 신호로부터 실질적으로 대칭인 슬루 레이트를 갖는 출력 신호를 발생시키기 위한 수단을 포함하는 구동기 회로.
제1항에 있어서,

상기 공급 전압은 약 3.3 볼트로부터 약 5.0 볼트까지 변하는 구동기 회로.
제1항에 있어서,

상기 구동기 회로는 이더넷(Ethernet) 구동기 회로인 구동기 회로.
제1항에 있어서,

상기 구동기 회로는 SCSI 구동기 회로인 구동기 회로.
입력부에서 수신된 데이터 신호를 전송하기 위한 신호 발생기에 있어서, 트랜지스터 ; 및

데이터 전송 동안에, 상기 트랜지스터의 클램핑된 입력 전압과 상기 트랜지스터의 턴온 전압 사이에 일정한 전압차를 유지하기 위한 수단을 포함하는 신호 발생기.
출력 구동기 ;

전류원을 선택적으로 인에이블 및 디스에이블시키기 위한 전류 스위치; 및

상기 출력 구동기의 입력에 연결되는 클램프를 포함하는 신호 발생기.
각각이 전류원을 선택적으로 인에이블 및 디스에이블시키기 위한 전류 스위치를 포함하는 다수의 출력 구동기; 및

상기 출력 구동기의 해당 입력에 각각 연결되는 다수의 클램프를 포함하는 신호 발생기.
데이터를 전송하기 위한 회로에 있어서,

전류원; 및

전송되는 데이터에 기반하여 상기 전류원으로부터 클램프로 전류를 스위칭하기 위한 수단 - 여기서, 상기 클램프는 데이터 전송 동안에 상기 전류의 적어도 일부분을 분로(shunt)함 - 을 포함하는 회로.
제8항에 있어서,

상기 클램프로부터의 클램프 전압이 전류 스위치에 연결되는 회로.
입력부에서 수신된 데이터 신호를 전송하기 위한 회로에 있어서,

출력 신호를 전송하기 위한 출력부; 및

데이터 전송 동안에, 상기 입력 신호의 슬루 레이트보다 작은 슬루 레이트를 갖는 대칭형 슬루 레이트 출력 신호를 발생시키기 위한 수단을 포함하는 회로.
가변 펄스폭을 가지며 입력부에서 수신되는 데이터 신호를 전송하기 위한 시스템에 있어서,

공급 전압; 및

상기 공급 전압이 실질적으로 다수의 상이한 공급 전압들 사이에서 변하는 경우, 실질적으로 대칭인 슬루 레이트를 갖는 출력 신호를 발생시키기 위한 수단을 포함하는 신호 발생기를 포함하는 시스템.
공급 전압 노드를 포함하는 슬루 레이트 제어형 구동기 회로를 동작시키는 방법에 있어서,

입력 신호를 수신하는 단계; 및

공칭값으로부터 10% 보다 더 크게 변하는 상기 공급 전압 노드상에서의 공급전압으로 상기 구동기 회로를 동작시키면서, 상기 입력 신호로부터 실질적으로 대칭인 슬루 레이트를 갖는 출력 신호를 발생시키는 단계를 포함하는 방법.
트랜지스터를 구비한 회로의 입력부에서 수신된 데이터 신호를 전송하는 방법에 있어서,

데이터 전송 동안에, 상기 트랜지스터의 클램핑된 입력 전압과 상기 트랜지스터의 턴온 전압 사이에 일정한 전압차를 유지하는 단계를 포함하는 방법.
전기 신호를 발생시키기 위한 방법에 있어서,

전송되는 입력 신호를 수신하면서, 상기 수신된 입력 신호에 기반하여 출력 구동기를 선택적으로 인에이블 및 디스에이블시키는 단계; 및

인에이블시 상기 출력 구동기의 입력을 클램핑하는 단계를 포함하는 방법.
전기 신호를 발생시키는 방법에 있어서,

적어도 하나의 입력 신호를 수신하는 단계;

상기 수신된 적어도 하나의 입력 신호에 기반하여 다수의 출력 구동기를 선택적으로 인에이블 및 디스에이블시키는 단계; 및

이러한 출력 구동기가 인에이블되는 경우, 상기 다수의 출력 구동기의 해당 입력을 클램핑하는 단계를 포함하는 방법.
데이터를 전송하는 방법에 있어서,

전송되는 데이터에 기반하여 전류원으로부터 클램프로 전류를 스위칭하는 단계 - 여기서, 상기 클램프는 데이터 전송 동안에 상기 전류의 적어도 일부분을 분로함 - 를 포함하는 방법.
제16항에 있어서,

상기 스위칭된 전류로부터 출력 트랜지스터 게이트 전압을 발생시키는 단계; 및

상기 출력 트랜지스터에 의해 출력 신호를 발생시키는 단계를 더 포함하는 방법.
데이터를 전송하는 방법에 있어서,

입력 신호를 수신하는 단계; 및

상기 입력 신호로부터 대칭형 슬루 레이트 출력 신호를 발생시키는 단계 - 여기서, 상기 출력 신호는 데이터 전송 동안에 상기 입력 신호의 슬루 레이트보다 작은 슬루 레이트를 가짐 -를 포함하는 방법.
가변 펄스폭을 가지며 입력부에서 수신되는 데이터 신호를 전송하는 구동기 회로를 동작시키는 방법에 있어서,

공급 전압을 발생시키는 단계; 및

상기 공급 전압이 실질적으로 다수의 상이한 공급 전압들 사이에서 변하는 경우, 실질적으로 대칭인 슬루 레이트를 갖는 출력 신호를 발생시키는 단계를 포함하는 방법.
슬루 레이트 제어형 구동기 회로를 동작시키는 방법에 있어서,

적어도 10 메가비트/초인 데이터 속도를 가지며 가변 펄스폭을 갖는 입력 신호를 수신하는 단계; 및

상기 입력 신호로부터, 실질적으로 대칭인 슬루 레이트를 갖는 출력 신호를 발생시키는 단계를 포함하는 방법.