JPH0360520A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0360520A JPH0360520A JP1197550A JP19755089A JPH0360520A JP H0360520 A JPH0360520 A JP H0360520A JP 1197550 A JP1197550 A JP 1197550A JP 19755089 A JP19755089 A JP 19755089A JP H0360520 A JPH0360520 A JP H0360520A
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- mos transistor
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- 238000007599 discharging Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の出力回路に関し、特に複数
の出力回路が同時動作状態となる様な場合に有効な技術
に関するものである。
の出力回路が同時動作状態となる様な場合に有効な技術
に関するものである。
メモリ、マイコン、ゲートアレイ等の半導体集積回路に
おいては、通常複数の出力回路を有しているが、この出
力回路の代表的なものにブツシュ・プル型出力回路があ
る。
おいては、通常複数の出力回路を有しているが、この出
力回路の代表的なものにブツシュ・プル型出力回路があ
る。
第３図には、ブツシュ・プル型出力回路の例として、一
般的な０Ｍ０８回路による出力バッファを示す。以下、
第３図に従って本回路の動作を説明する。
般的な０Ｍ０８回路による出力バッファを示す。以下、
第３図に従って本回路の動作を説明する。
第３図において、１は入力端子、２は出力端子、３は電
源端子であり、出力バッファ回路は、インバータ回路４
及び電源及び接地端子と出力端子との間に図の様に接続
されたＰチャンネルＭＯＳトランジスタＭｌとＮチャン
ネルＭＯＳトランジスタＭ２によって構成される。ここ
で、入力端子にハイ・レベル（例えば５Ｖ）が印加され
た場合、インバータ回路４の出力レベルはロウ・レベル
となるからトランジスタＭ１がオン、トランジスタＭ２
がオフとなり出力端子にはハイ・レベルが出力される。
源端子であり、出力バッファ回路は、インバータ回路４
及び電源及び接地端子と出力端子との間に図の様に接続
されたＰチャンネルＭＯＳトランジスタＭｌとＮチャン
ネルＭＯＳトランジスタＭ２によって構成される。ここ
で、入力端子にハイ・レベル（例えば５Ｖ）が印加され
た場合、インバータ回路４の出力レベルはロウ・レベル
となるからトランジスタＭ１がオン、トランジスタＭ２
がオフとなり出力端子にはハイ・レベルが出力される。
又、入力端子にロウ・レベル（例えばＯＶ）が印加され
た場合、インバータ回路４の出力レベルはハイ・レベル
となるからトランジスタＭ１はオフ、トランジスタＭ２
はオンとなり、出力端子にはロウ・レベルが出力される
。
た場合、インバータ回路４の出力レベルはハイ・レベル
となるからトランジスタＭ１はオフ、トランジスタＭ２
はオンとなり、出力端子にはロウ・レベルが出力される
。
一般に、出力回路のブツシュ・プル回路を形成するトラ
ンジスタ（第３図におけるトランジスタＭ１及びＭ２）
がＭＯＳトランジスタである場合、数十〜数百ＰＦ程度
の比較的大きな出力負荷容量を充放電する為に、トラン
ジスタサイズを大きくすることによってそのオン抵抗を
小さくすることが行なわれており、ＭＯＳ）ランジスタ
のゲート幅が数百μｍ程度゛のものが一般的である。こ
の様に、出力ＭＯＳトランジスタのサイズを大きくして
、高駆動能力を確保し、動作速度の高速化を計ることが
可能であるが、複数の出力回路が同時に動作状態となる
ことによって複数の出力ＭＯＳトランジスタが一斉にオ
ン状態となり、電源線や接地（ＧＮＤ）線に急激な電流
変化が生じた場合に発生する電源、ＧＮＤノイズについ
ては、高速化に伴なってむしろ増大する傾向にある。こ
の電流変化は、接地線において著しく、出力レベルがハ
イ・レベルからロウ・レベルへ遷移する過程で生じる出
力負荷容量の放電電流の電流変化に伴ない接地線の寄生
インダクタンスＬ。、ゎによるノイズが発生する。すな
わち、１個の出力回路のハイ・レベルからロウ・レベル
への遷移によって出力端子〜出力ＭＯＳトランジスタル
接地線を流れる電流な■。ｔＩＴとすれば、 Δ■。ＮＤ＝ＬＧＮＤＸ （ｄ Ｉ ｏｕｔ／ ｄ ｔ
）なるノイズが発生し、同時に動作状態となる出力回路
がｎ個存在する場合には、そのノイズΔＶＯＮＤは、 ΔＶＧＸＤ ＝ ｎ ＸΔ■ＯＮＤ とさらに増大することになる。
ンジスタ（第３図におけるトランジスタＭ１及びＭ２）
がＭＯＳトランジスタである場合、数十〜数百ＰＦ程度
の比較的大きな出力負荷容量を充放電する為に、トラン
ジスタサイズを大きくすることによってそのオン抵抗を
小さくすることが行なわれており、ＭＯＳ）ランジスタ
のゲート幅が数百μｍ程度゛のものが一般的である。こ
の様に、出力ＭＯＳトランジスタのサイズを大きくして
、高駆動能力を確保し、動作速度の高速化を計ることが
可能であるが、複数の出力回路が同時に動作状態となる
ことによって複数の出力ＭＯＳトランジスタが一斉にオ
ン状態となり、電源線や接地（ＧＮＤ）線に急激な電流
変化が生じた場合に発生する電源、ＧＮＤノイズについ
ては、高速化に伴なってむしろ増大する傾向にある。こ
の電流変化は、接地線において著しく、出力レベルがハ
イ・レベルからロウ・レベルへ遷移する過程で生じる出
力負荷容量の放電電流の電流変化に伴ない接地線の寄生
インダクタンスＬ。、ゎによるノイズが発生する。すな
わち、１個の出力回路のハイ・レベルからロウ・レベル
への遷移によって出力端子〜出力ＭＯＳトランジスタル
接地線を流れる電流な■。ｔＩＴとすれば、 Δ■。ＮＤ＝ＬＧＮＤＸ （ｄ Ｉ ｏｕｔ／ ｄ ｔ
）なるノイズが発生し、同時に動作状態となる出力回路
がｎ個存在する場合には、そのノイズΔＶＯＮＤは、 ΔＶＧＸＤ ＝ ｎ ＸΔ■ＯＮＤ とさらに増大することになる。
以上説明した様な接地線のノイズは、近接して設置され
る他の入力回路や出力回路などの誤動作を招く原因とな
り、出力回路の動作速度の高速化に伴なってますます重
要な問題となりつつある。
る他の入力回路や出力回路などの誤動作を招く原因とな
り、出力回路の動作速度の高速化に伴なってますます重
要な問題となりつつある。
この様な従来の出力回路では、複数出力の同時オンによ
って発生する接地線のノイズが、回路の動作速度の高速
化に伴ない増大する傾向にあり、他の入力あるいは出力
回路の誤動作を招くという問題があった。
って発生する接地線のノイズが、回路の動作速度の高速
化に伴ない増大する傾向にあり、他の入力あるいは出力
回路の誤動作を招くという問題があった。
上述した従来の出力回路に対し、本発明は出力ＭＯＳト
ランジスタのゲートと接地端子間に電圧クランプ回路が
接続されるという相違点を有する。
ランジスタのゲートと接地端子間に電圧クランプ回路が
接続されるという相違点を有する。
本発明による出力回路は、出力ＭＯＳトランジスタのゲ
ートと回路の接地端子との間に電圧クランプ回路を設け
て、ゲート電圧をコントロールすることにより出力ＭＯ
Ｓトランジスタオン時のｄｉ／ｄｔをなまらせることが
できる様にしたものである。
ートと回路の接地端子との間に電圧クランプ回路を設け
て、ゲート電圧をコントロールすることにより出力ＭＯ
Ｓトランジスタオン時のｄｉ／ｄｔをなまらせることが
できる様にしたものである。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例の出力回路を示し
たものである。第３図における従来の出力回路のうち、
出力ＭＯＳトランジスタＭ２のゲートと接地端子との間
に電圧クランプ回路５を設けたもので、この電圧クラン
プ回路の例として、ＮＰＮトランジスタのエミッタ・ベ
ース接合ダイオードＤ１〜Ｄ７を用いたものを第１図（
ｂ）に、ショットキーバリアダイオードＳＤ、〜ＳＤ、
を用いたものを第１図（ｃ）に示す。
たものである。第３図における従来の出力回路のうち、
出力ＭＯＳトランジスタＭ２のゲートと接地端子との間
に電圧クランプ回路５を設けたもので、この電圧クラン
プ回路の例として、ＮＰＮトランジスタのエミッタ・ベ
ース接合ダイオードＤ１〜Ｄ７を用いたものを第１図（
ｂ）に、ショットキーバリアダイオードＳＤ、〜ＳＤ、
を用いたものを第１図（ｃ）に示す。
第３図の従来例の出力回路において、入力端子のレベル
がハイ・レベルからロウ・レベルへ遷移したとき、イン
バータ回路４の出力はロウ・レベルからハイ・レベルへ
と遷移するが、インバータ回路として０Ｍ０８回路が用
いられている場合を例にとると、インバータ回路４の出
力すなわち、出力ＭＯＳトランジスタＭ２のゲートの電
位は、Ｏｖから電源電圧迄上昇することになる。ＭＯＳ
トランジスタの電圧−電流特性は、ゲート電圧によって
大きく変化し、ゲート電圧が高いほどそのオン抵抗は等
価的に小さくなり、その駆動能力は大きくなる。従って
、出力ＭＯＳトランジスタの場合にも、そのゲート電圧
をコントロールすることによって所望の駆動能力が得ら
れることになり、それに伴って出力ＭＯＳトランジスタ
オン時、すなわち出力端子のレベルがハイ・レベルから
ロウ・レベルへの遷移する過程におけるｄ ｉ ／ ｄ
ｔをコントロールすることが可能となる。
がハイ・レベルからロウ・レベルへ遷移したとき、イン
バータ回路４の出力はロウ・レベルからハイ・レベルへ
と遷移するが、インバータ回路として０Ｍ０８回路が用
いられている場合を例にとると、インバータ回路４の出
力すなわち、出力ＭＯＳトランジスタＭ２のゲートの電
位は、Ｏｖから電源電圧迄上昇することになる。ＭＯＳ
トランジスタの電圧−電流特性は、ゲート電圧によって
大きく変化し、ゲート電圧が高いほどそのオン抵抗は等
価的に小さくなり、その駆動能力は大きくなる。従って
、出力ＭＯＳトランジスタの場合にも、そのゲート電圧
をコントロールすることによって所望の駆動能力が得ら
れることになり、それに伴って出力ＭＯＳトランジスタ
オン時、すなわち出力端子のレベルがハイ・レベルから
ロウ・レベルへの遷移する過程におけるｄ ｉ ／ ｄ
ｔをコントロールすることが可能となる。
第１図（ａ）における本発明による出力回路では、電圧
クランプ回路５によって出力ＭＯＳトランジスタＭ２オ
ン時のゲート電圧の最大値を所望の値に設定することが
できる。つまり、電圧クランプ回路を構成する第１図（
ｂ）及び（ｃ）におけるダイオードの順方向オン電圧を
ＶＦとすると、ｎ個のダイオードを直列接続した場合、
第１図（ａ）におけるインバータ回路４の出力がロウ・
レベルからハイ・レベルへと遷移したときのハイ・レベ
ルハ、ｎ Ｘ Ｖ、［Ｖ］以上の電位には上昇せず、ク
ランプされる。クランプ電圧は、接続するダイオードの
数により調節が可能であるから、出力負荷。
クランプ回路５によって出力ＭＯＳトランジスタＭ２オ
ン時のゲート電圧の最大値を所望の値に設定することが
できる。つまり、電圧クランプ回路を構成する第１図（
ｂ）及び（ｃ）におけるダイオードの順方向オン電圧を
ＶＦとすると、ｎ個のダイオードを直列接続した場合、
第１図（ａ）におけるインバータ回路４の出力がロウ・
レベルからハイ・レベルへと遷移したときのハイ・レベ
ルハ、ｎ Ｘ Ｖ、［Ｖ］以上の電位には上昇せず、ク
ランプされる。クランプ電圧は、接続するダイオードの
数により調節が可能であるから、出力負荷。
出力ＭＯＳトランジスタのトランジスタサイズ等の条件
に対して最適なりランプ電圧を設定することで、ｄ ｉ
／ ｄ ｔをなまらせることができる。
に対して最適なりランプ電圧を設定することで、ｄ ｉ
／ ｄ ｔをなまらせることができる。
クランプ回路のダイオードの段数による、出力ＭＯＳト
ランジスタのゲート電位の最大値の違いについてのシミ
ュレーション結果を第４図に示す。
ランジスタのゲート電位の最大値の違いについてのシミ
ュレーション結果を第４図に示す。
ショットキーバリアダイオードのＶＦは、エミッタ・ベ
ースダイオードのＶＦに比べ値が小さいので、第４図の
様な差となる。
ースダイオードのＶＦに比べ値が小さいので、第４図の
様な差となる。
又、ダイオードとしてショットキーバリアダイオードを
用いたときのダイオードの段数と出力ＭＯＳトランジス
タオン時の出力端子のｒａｌｔ ｔｉｍｅとの関係をシ
ミュレーションによって求めた結果を第５図に示す。ダ
イオードの段数を少なくして、ゲート電位を近い値にク
ランプすることによってｆａｌｌ ｔｉｍｅが大きくな
っていることがわかる。これにより、ｄ ｉ ／ ｄ
ｔがなまって、ノイズの量を抑えることが可能となる。
用いたときのダイオードの段数と出力ＭＯＳトランジス
タオン時の出力端子のｒａｌｔ ｔｉｍｅとの関係をシ
ミュレーションによって求めた結果を第５図に示す。ダ
イオードの段数を少なくして、ゲート電位を近い値にク
ランプすることによってｆａｌｌ ｔｉｍｅが大きくな
っていることがわかる。これにより、ｄ ｉ ／ ｄ
ｔがなまって、ノイズの量を抑えることが可能となる。
第２図は、本発明による出力回路の第２の実施例を示し
た図である。第１図の第１の実施例における出力回路と
の相違点は、出力ＭＯＳトランジスタのゲートと電圧ク
ランプ回路との間にＮチャネルＭＯＳ）ランジスタＭ３
が置かれていることである。ＭＯＳ）ランジスタＭ３の
ゲートは出力端子に、ドレインは出力ＭＯＳトランジス
タのゲートに、ソースは電圧クランプ回路にそれぞれ接
続されている。
た図である。第１図の第１の実施例における出力回路と
の相違点は、出力ＭＯＳトランジスタのゲートと電圧ク
ランプ回路との間にＮチャネルＭＯＳ）ランジスタＭ３
が置かれていることである。ＭＯＳ）ランジスタＭ３の
ゲートは出力端子に、ドレインは出力ＭＯＳトランジス
タのゲートに、ソースは電圧クランプ回路にそれぞれ接
続されている。
この第２の実施例では、出力端子２のレベルがロウ・レ
ベル（＃ ＯＶ）となった時にはＭＯＳ）ランジスタＭ
３がオフとなることから、電源〜インバータ回路４〜Ｍ
ＯＳトランジスタＭ３〜ｉｔ圧クランプ回路〜接地端子
のＤＣ的な電流通路をしゃ断でき、消費電力の低減を計
れるという利点がある。
ベル（＃ ＯＶ）となった時にはＭＯＳ）ランジスタＭ
３がオフとなることから、電源〜インバータ回路４〜Ｍ
ＯＳトランジスタＭ３〜ｉｔ圧クランプ回路〜接地端子
のＤＣ的な電流通路をしゃ断でき、消費電力の低減を計
れるという利点がある。
なお、電圧クランプ回路の作用については第１の実施例
と同じであるのでここでは説明を省略する。
と同じであるのでここでは説明を省略する。
以上説明したように、本発明による出力回路は出力ＭＯ
Ｓトランジスタのゲートと接地端子との間に電圧クラン
プ回路を設けたので、出力レベルがハイレベルからロウ
レベルへの遷移時の出力波形の立下がりをなまらせ、ｄ
ｉ／ｄｔの減少により接地線のノイズ発生を抑えること
ができるという効果を有する。これは、複数の出力回路
が同時に動作する場合のノイズ低減に対し非常に有効で
ある。
Ｓトランジスタのゲートと接地端子との間に電圧クラン
プ回路を設けたので、出力レベルがハイレベルからロウ
レベルへの遷移時の出力波形の立下がりをなまらせ、ｄ
ｉ／ｄｔの減少により接地線のノイズ発生を抑えること
ができるという効果を有する。これは、複数の出力回路
が同時に動作する場合のノイズ低減に対し非常に有効で
ある。
第１図は本発明による出力回路の第１の実施例を示す図
であり、（ａ）は全体回路を示す図、（ｂ）及び（Ｃ）
は、ダイオードを用いた電圧クランプ回路の一実施例を
表わす図である。第２図は本発明による出力回路の第２
の実施例を示す図である。第３図は従来例による出力回
路の例を示す図である。 第４図は本発明による出力回路における電圧クランブ回
路を構成するダイオードの段数とＭＯＳ）ランジスタの
ゲート電位の最大値の関係のシミュレーション結果を示
す図であり、第５図は同じくダイオードの段数と出力の
ｆａｌｌ Ｎｍｅとの関係のシミュレーション結果を示
す図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・電源端子、４・・・・・・インバータ回路
、５・・・・・・電圧クランプ回路、Ｍｌ・・・・・・
ＰチャンネルＭＯＳトランジスタ、Ｍ２．Ｍ３・・・・
・・ＮチャンネルＭＯＳトランジスタ％Ｄｌ〜Ｄ、・・
・・・・エミッタ・ベースダイオード、ＳＤ、〜ＳＤ１
・・・・・ショットキーバリアダイオード。
であり、（ａ）は全体回路を示す図、（ｂ）及び（Ｃ）
は、ダイオードを用いた電圧クランプ回路の一実施例を
表わす図である。第２図は本発明による出力回路の第２
の実施例を示す図である。第３図は従来例による出力回
路の例を示す図である。 第４図は本発明による出力回路における電圧クランブ回
路を構成するダイオードの段数とＭＯＳ）ランジスタの
ゲート電位の最大値の関係のシミュレーション結果を示
す図であり、第５図は同じくダイオードの段数と出力の
ｆａｌｌ Ｎｍｅとの関係のシミュレーション結果を示
す図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・電源端子、４・・・・・・インバータ回路
、５・・・・・・電圧クランプ回路、Ｍｌ・・・・・・
ＰチャンネルＭＯＳトランジスタ、Ｍ２．Ｍ３・・・・
・・ＮチャンネルＭＯＳトランジスタ％Ｄｌ〜Ｄ、・・
・・・・エミッタ・ベースダイオード、ＳＤ、〜ＳＤ１
・・・・・ショットキーバリアダイオード。
Claims (1)
- 【特許請求の範囲】 （１）出力端子と回路の接地端子との間に設けられた出
力ＭＯＳトランジスタによって出力負荷容量を充放電す
る作用を持つ出力回路において、出力ＭＯＳトランジス
タのゲートと回路の接地端子との間に電圧クランプ回路
を設けたことを特徴とする半導体集積回路。（２）電圧
クランプ回路はｎ個のダイオードを直列に接続して形成
されていることを特徴とする特許請求範囲第（１）項に
記載の半導体集積回路。 （３）電圧クランプ回路はＮチャンネルＭＯＳトランジ
スタのゲートが出力端子に、ドレインが出力ＭＯＳトラ
ンジスタのゲートに接続され、そのソースと回路の接地
端子との間にｎ個のダイオードを直列に接続して形成さ
れていることを特徴とする特許請求範囲第（１）項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197550A JPH0360520A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197550A JPH0360520A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360520A true JPH0360520A (ja) | 1991-03-15 |
Family
ID=16376352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197550A Pending JPH0360520A (ja) | 1989-07-28 | 1989-07-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711037B1 (en) * | 1994-11-01 | 2003-08-13 | Hyundai Electronics America | Signal generation apparatus and method |
| JP2015015643A (ja) * | 2013-07-05 | 2015-01-22 | ローム株式会社 | 信号伝達回路 |
-
1989
- 1989-07-28 JP JP1197550A patent/JPH0360520A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711037B1 (en) * | 1994-11-01 | 2003-08-13 | Hyundai Electronics America | Signal generation apparatus and method |
| JP2015015643A (ja) * | 2013-07-05 | 2015-01-22 | ローム株式会社 | 信号伝達回路 |
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