KR100383157B1 - 표시용 드라이버 ｉｃ 및 이를 사용한 전자기기 - Google Patents

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Abstract

시리얼 전송 방식을 채용하여 단자 핀수를 저감시키면서, 효율성 있게 커맨드, 데이터 전송을 실시하고, 데이터 전송의 고속화를 꾀할 수 있는 표시용 드라이버 IC이다. 이 표시용 드라이버 IC는 외부 MPU로부터의 신호가 입력되는 인터페이스 회로와, 외부 MPU로부터 인터페이스 회로를 통해 입력된 커맨드 데이터를 디코드하는 커맨드 디코더와, 외부 MPU로부터 인터페이스 회로를 통해 입력된 표시 데이터가 기록된 기억부와, 기억부에 기록된 표시 데이터에 기초하여 표시 구동하는 표시 구동부를 갖는다. 인터페이스 회로는 시리얼 데이터 입력 신호가 입력되는 제 1 입력 단자와, 시리얼 클럭 신호가 입력되는 제 2 입력 단자와, 칩 셀렉트 신호가 입력되는 제 3 입력 단자를 갖는다. 시리얼 데이터 입력 신호는 외부 MPU가 동시에 처리하는 8 비트의 데이터군과, 상기 데이터군이 커맨드 데이터인지 표시 데이터인지를 식별하는 1 비트 식별 데이터 D/C를 갖는 9 비트를 단위 데이터열로 한다.

Description

표시용 드라이버 ＩＣ 및 이를 사용한 전자기기{DISPLAY DRIVER IC AND ELECTRONIC DEVICE USING SAME}
본 발명은 시리얼 인터페이스를 사용한 표시용 드라이버 IC(INTEGLATED CIRCUIT) 및 이를 사용한 전자기기에 관한 것이다.
최근, 싱글 칩 마이크로 컨트롤러의 고집적화에 의해, 싱글 칩 마이크로 컨트롤러에 의해 다수의 주변 IC를 제어하는 것이 가능해지고 있다. 이 때, 개개의 주변 IC의 고유의 사정에 의해 싱글 칩 마이크로 컨트롤러의 단자수를 무제한으로 증대시키는 것은 허용되지 않고, 칩 크기의 범위에서 허용되는 단자수에 물리적인 제약이 있다. 따라서, 싱글 칩 마이크로 컨트롤러와 주변 IC 간에 시리얼 전송을 행하여, 상호의 단자수를 저감시키고 있다.
이러한 종류의 시리얼 전송 방식으로서, I2C 버스가 공지되어 있다. 상기 I2C 버스란, IC 상호간 상호의 제어를 효율성 있게 실시하는 것을 목적으로 하여, 쌍방향의 시리얼 데이터 라인(SDA: SERIAL DATA LINE)과, 시리얼 클럭 라인(SCL: SERIAL CL0CK LINE)의 2개의 버스 라인만으로 구성되어 있다.
도 6은 초기의 I2C 버스 프로토콜을 도시하고, 개시 조건 비트(S)에 계속되는 1 바이트의 정보는 슬레이브 어드레스와 판독/기록 지정 비트로 이루어진다. 슬레이브 어드레스란, 마스터가 되는 싱글 칩 마이크로 컨트롤러의 버스에 접속되는 복수의 슬레이브 IC를 식별하는 고유의 어드레스이다.
상기 슬레이브 어드레스를 포함하는 1 바이트 정보에 계속해서, 도 6에 도시된 바와 같이, 커맨드 데이터, 표시 데이터 등이 1 바이트 단위로 전송되고, 각 바이트 뒤에는 슬레이브로부터의 확인 응답 비트(어크놀리지 비트)(A)가 반드시 필요하게 된다.
여기서, 도 6에서는 슬레이브 어드레스를 포함하는 1 바이트 정보 이후의 1 바이트 정보는 1 비트의 컨티뉴에이션 비트(C)와 7 비트의 커맨드 데이터로 구성된다. 컨티뉴에이션 비트 C = 0 이면, 그 비트(C)에 계속되는 7 비트의 데이터가 최후의 커맨드 데이터인 것을 의미하고, C = 1 이면 또다른 커맨드 데이터가 1 바이트 단위로 계속하는 것을 의미한다. 그리고, 최후의 커맨드 뒤에 필요에 따라 1 바이트 단위로 표시 데이터가 송출되고, 확인 응답 비트 후의 정지 조건 비트(P)로써 전송이 종료한다.
도 6의 I2C 버스 프로토콜에서는 1 바이트 중의 1 비트를 컨티뉴에이션 비트(C)로서 사용하고 있기 때문에, 커맨드 데이터를 7 비트밖에 사용할 수 없다. 이와 같이, 1 바이트 데이터 중의 상위 비트를 다른 기능으로 사용하는 기술은 특개평7-13913호 공보에도 개시되어 있다. 이 공보에서는 1 바이트의 시리얼 데이터의 상위 2 비트에, 예를 들면 주변 회로의 상태를 제어하는 데이터를 할당하고 있다.
1 바이트 또는 그 이상의 비트수의 커맨드 데이터를 송출 가능하게 하기 위해서, 도 7, 도 8 에 도시된 I2C 버스 프로토콜이 개발되었다.
도 7에 도시된 바와 같이, 슬레이브 어드레스를 포함하는 1 바이트의 정보 및 확인 응답 비트(A)에 계속해서, 컨트롤 바이트 및 커맨드 데이터를 포함하는 2 바이트의 정보가 송출되어 있다. 후반의 커맨드 데이터에는 하위 8 비트의 커맨드 비트가 송출되고, 전반의 컨트롤 바이트에 나머지 상위 비트의 커맨드 비트가 송출됨으로써, 1 바이트(8 비트) 이상의 데이터로 이루어지는 커맨드 데이터의 송출이 가능하게 된다. 또한, 컨트롤 바이트의 최상위 비트 C0가 컨티뉴에이션 비트로서 기능한다.
도 8에서는 컨트롤 바이트의 상위 2 비트째에, 이후에 계속되는 것이 커맨드 인지 데이터인지를 식별하기 위한 D/C 비트를 설정하고 있다.
I2C 버스 프로토콜은 멀티·마스터 버스로서 마스터가 되는 복수의 마이크로 컨트롤러에 의해 버스를 제어할 수 있는 수단 등, 시스템 내의 모든 포맷과 순서를 포함하고 있기 때문에, 범용성은 높지만, 특정한 IC를 제어하기 위해서는 규약이 많아서 사용이 편리하지만은 않았다.
또한, 시리얼 전송 방식은 패러렐 전송 방식에 비해서, 단자수는 대폭 저감할 수 있는 이점은 있지만, 데이터 전송의 고속화가 떨어지는 것은 부정할 수 없다. 그러나, 예를 들면 액정 표시용 드라이버 등에서는 액정 화면의 대형화 등에 기인하여 데이터 전송의 고속화의 요구가 높아지고 있다.
그러나, 상술한 I2C 버스 프로토콜에서는 데이터 전송의 고속화에 한계가 있었다. 그래서, 커맨드, 데이터의 각 바이트의 선두에는 반드시 슬레이브 어드레스를 포함하는 1 바이트가 필요하고, 각 1 바이트의 정보 이후에 슬레이브 IC에서 송출되는 확인 응답 비트(A)가 필요하기 때문이다. 이와 같이, 마스터 슬레이브간에 전송되는 정보가 많아지기 때문에, 데이터 전송의 고속화가 방해된다. 더욱이 확인 응답 비트(A)의 존재 자체가, 이하의 이로 인해 시리얼 클럭 신호의 전송율 내림, 데이터 전송의 고속화가 방해되고 있었다.
도 9는 시리얼 데이터 라인(SDA)의 신호선(L)을 도시하고, 신호선(L)에는 풀업 저항(R1)을 통해 전원 전압(VCC)이 인가되어 있는 동시에, 신호선(L) 자체의 배선 용량(C)을 갖는다. 슬레이브 IC 측에는 MOS 트랜지스터로 이루어지는 스위치(SW)가 설정되고, 상기 스위치(SW)를 온함으로써, 신호선(L1)의 전하를 디스챠지시켜 전위를 0V로 하고, 상술한 확인 응답 비트(A)를 슬레이브 IC로부터 마스터의 마이크로 컨트롤러에 송출하고 있다. 도 9에 도시된 저항(R3)은 IC의 단자로부터 기판까지의 토탈 저항(IT0 배선 저항, 커넥터 저항 등)이다. 이 때, 스위치(SW)는 온 저항(R2)을 갖기 때문에, 신호선(L1)의 전하를 디스챠지하기 위해서는 저항(R1, R2, R3) 및 배선 용량(C)에 의해 정해지는 시정수에 따른 시간을 요한다. 따라서, 시리얼 클럭 신호의 주파수는 이 시정수에 근거하여 정할 필요가 있고, 표준 모드에서 100KHz, 퍼스트 모드에서 400KHz 정도이고, 하이 스피드 모드도 3.4 MHz 정도이다.
또한, 고성능 마이크로 컨트롤러를 실현하기 위해서 사용되는 반도체 제조 프로세스에서는 미세화가 진행하고, 프로세스의 미세화에 따라서 전원 전압이 저전압화한다.
전원 전압의 저전압화가 진행하면, 슬레이브 IC의 확인 응답 비트(A)를 출력하기 위한 MOS 트랜지스터로써 형성된 스위치(SW)의 온 저항(R2)이 커진다. 따라서, 신호선(L1)의 전하를 방전하는 시정수도 커지고, 이것에 의해서도 데이터 송신의 고속화가 저해된다.
또한, 확인 응답 비트(A)의 0 레벨은 풀업 저항(R1)과, 저항(R2 + R3)에서 분압되어 생성되고, 저항(R2 + R3)이 클수록 0 레벨의 전위가 높아지고, 허용되는 노이즈 마진이 작아지게 된다.
그래서, 본 발명의 목적은 시리얼 전송 방식을 채용하여 단자 핀수를 저감시키면서, 효율성 있게 커맨드, 데이터 전송을 실시하여, 더구나 데이터 전송의 고속화, 인터페이스 신호의 저전압화에 대응할 수 있는 표시용 드라이버 IC 및 그것을 사용한 전자기기를 제공하는 것에 있다.
본 발명에 따른 표시용 드라이버 IC는
외부 MPU로부터의 신호가 입력되는 인터페이스 회로와,
상기 외부 MPU로부터 상기 인터페이스 회로를 통해 입력된 커맨드 데이터를 디코드하는 커맨드 디코더와,
상기 외부 MPU로부터 상기 인터페이스 회로를 통해 입력된 표시 데이터가 기록되는 기억부와,
상기 기억부에 기록된 표시 데이터에 근거하여 표시 구동하는 표시 구동부를 갖고,
상기 인터페이스 회로는,
상기 외부 MPU가 동시에 처리하는 N 비트의 데이터군과, 이 데이터군이 상기 커맨드 데이터인지 상기 표시 데이터인지를 식별하는 1 비트 식별 데이터를 갖는 (N+1) 비트의 1 단위 데이터열이, 시리얼에서 입력되는 제 1 입력 단자와,
시리얼 클럭 신호가 입력되는 제 2 입력 단자와, 칩 셀렉트 신호가 입력되는 제 3 입력 단자를 하는 것을 특징으로 한다.
본 발명에 의하면, 표시용 드라이버 IC 내의 기억부의 내용을 변경했을 때에는 제 1 내지 제 3 입력 단자만을 사용하여 필요한 신호를 외부 MPU로부터 표시용 드라이버 IC에 전송할 수 있다. 즉, 칩 셀렉트 신호로써 표시용 드라이버 IC를 입력 가능 상태로 한 후에, 커맨드 데이터, 표시 데이터 및 그들을 식별하는 식별 데이터를 시리얼 클럭 신호에 따라서 외부 MPU로부터 표시용 드라이버 IC에 시리얼로 전송하는 것만으로 가능하다.
여기서, 시리얼 데이터 입력 신호는 커맨드/데이터 식별용 1 비트 식별 데이터와, N 비트의 커맨드 또는 표시 데이터로 이루어지는 (N+1) 비트를 단위 데이터열로 하고 있다. 따라서, 커맨드 데이터 및 표시 데이터의 비트수로서는 외부 MPU가 동시에 처리하는 N 비트를 할당할 수 있다.
또한, 표시용 드라이버 IC는 외부 MPU로부터의 N 비트의 데이터를 입력할 때마다, 상술한 I2C 버스 프로토콜과 같이 확인 응답 비트(A)를 반송할 필요는 없다. 이 때문에, 제 1 입력 단자에 접속되는 신호선을 풀업해 두고, N 비트의 정보입력마다 LOW에 방전할 필요가 없다. 따라서, 데이터 전송의 고속화를 꾀할 수 있다.
여기서, 상기 인터페이스 회로는,
상기 칩 셀렉트 신호가 액티브일 때에 상기 시리얼 클럭 신호를 1/(N+1) 분주하여 출력하는 분주회로와,
상기 칩 셀렉트 신호가 액티브일 때에, 상기 시리얼 클럭 신호에 근거하여 (N+1) 비트의 상기 1 단위 데이터열 중의 각 데이터를 순차 시프트시켜, (N+1) 비트의 상기 1 단위 데이터열의 데이터를 패러렐로 출력하는 (N+1) 비트 시프트 레지스터와,
상기 분주회로의 출력에 근거하여, (N+1) 비트의 상기 1 단위 데이터열을 래치하는 (N+1) 비트 래치 회로를 갖는 것이 바람직하다.
이 구성에 의해, 시리얼 입력되는 (N+1) 비트의 데이터를 시리얼-패러렐 변환하고, (N+1) 비트의 단위 데이터열마다 래치할 수 있다.
또한, 상기 커맨드 디코더는 상기 분주회로의 출력에 근거하여, 상기 기억부에 대한 표시 데이터의 기록에 제공되는 타이밍 신호를 생성할 수 있다.
예를 들면, 분주회로의 출력에 근거하여 기록 신호 등을 생성할 수 있고, 외부 MPU로부터 기록 커맨드의 공급을 받을 필요가 없다. 이 때문에, 외부 MPU의 부담이 경감되는 동시에, 기록 신호를 위한 신호선, 입력 단자를 생략할 수 있다.
또한, 상기 칩 셀렉트 신호는 액티브 기간 중에, (N+1) 비트의 상기 1 단위 데이터열 사이에서 넌액티브가 되는 펄스를 갖을 수 있다. 상기 펄스에 의해 상기 분주기와 상기 (N+1) 비트 시프트 레지스터를 리셋시키는 것이 바람직하다.
이와 같이, 분주회로로부터의 출력에 근거하여 (N+1) 비트 래치 회로로써 데이터를 래치할 수 있기 때문에, (N+1) 비트의 단위 데이터열의 경계선을 잘못 인식하는 것이 없어진다. 이 결과, 데이터 전송 미스를 저감할 수 있다.
본 발명에 따른 전자기기는
상술한 표시용 드라이버 IC와,
상기 표시용 드라이버 IC에 상기 칩 셀렉트 신호, 시리얼 데이터 입력 신호및 시리얼 클럭 신호를 공급하는 MPU와,
상기 표시용 드라이버 IC에 표시 구동제어되는 표시부를 갖는 것을 특징으로 한다.
상기 전자기기에서는 표시용 드라이버 IC로써 표시 데이터를 재기록하는 데에 외부 MPU에 필요한 핀 수는 3개로 충분하고, 그 만큼의 피제어 회로를 위해 핀 수를 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 드라이버 IC를 탑재한 액정 모듈의 개략 단면도.
도 2는 도 1에 도시된 액정 표시 드라이버 IC의 블록도.
도 3은 도 2에 도시된 MPU 인터페이스의 블록도.
도 4는 도 3에 도시된 MPU 인터페이스에 입력되는 각종 신호 및 1/9 분주회로의 출력 신호의 타이밍챠트.
도 5는 도 1에 도시된 액정 모듈이 탑재되는 전자기기의 일례인 휴대전화의 개략 사시도.
도 6은 종래 기술인 제 1 세대의 I2C 버스 프로토콜에 따른 시리얼 데이터열을 도시한 개략 설명도.
도 7은 종래 기술인 제 2 세대의 I2C 버스 프로토콜에 따른 시리얼 데이터열을 도시한 개략 설명도.
도 8은 종래 기술인 제 3 세대의 I2C 버스 프로토콜에 따른 시리얼 데이터열을 도시한 개략 설명도.
도 9는 도 6 내지 도 8에 도시된 확인 응답 비트를 반송하기 위한 신호선의구성을 도시한 개략 설명도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
10 : 드라이버 IC 20 : 액정 모듈
30 : 인쇄 회로 기판 28 : 액정 표시부
50 :전원 회로 90 : 발진 회로
300 : MPU 540 : 안테나
이하, 본 발명을 휴대전화용 액정 장치에 적용한 실시예에 대해서 도면을 참조하여 설명한다.
(액정 장치의 전체 개요)
도 1은 휴대전화의 표시부분의 개략 단면도이다. 도 1에 도시된 바와 같이, 휴대전화의 표시부는 액정 표시 드라이버 IC(10)가 탑재된 액정 모듈(20)과, MPU(3000)가 탑재된 인쇄 회로 기판(30)과, 액정 모듈(20)과 인쇄 회로 기판(30)을 전기적으로 접속시키는 접속부 예를 들면, 도전부와 절연부를 교대로 형성한 고무제 접속부재(제브라 고무)(40)로 구성된다. 고무제 접속부재는 도 1의 이면으로부터 표면을 향하는 방향으로 길이방향을따라 도전부와 절연부가 교대로 적층되어 구성된다. 상기 고무제 접속부재(40)의 길이방향에서 균등하게 압력을 작용시킴으로써, 액정 모듈(20)과 인쇄 회로 기판(30)의 단자 위상이 전기적으로 접속된다.
액정 모듈(20)은 2장의 유리 기판(22, 24) 사이에 액정(26)을 밀봉하여 구성되는 액정 표시부(28)를 갖고, 한쪽 기판(24)의 연장부에 액정 표시 드라이버 IC(10)가 탑재된다. 액정 모듈(20)은 단순 매트릭스 또는 액티브 매트릭스 등의 액정 장치를 구성하지만, 본 실시예에서는 2장의 유리 기판의 한쪽에 세그먼트 전극, 다른쪽에 커먼 전극을 형성한 단순 매트릭스 액정 표시 장치를 구성하고 있다.
또한, 상기 액정 모듈(20)은 투과형 액정 장치이면 블랙 라이트 또는 사이드 라이트가 탑재되지만, 반사형이면 광원은 불필요하다.
액정 모듈(20)은 도 5에 도시된 바와 같이 휴대 전화기(500)에 액정 표시부(28)가 노출하도록 배치된다. 휴대 전화기(500)는 액정 표시부(28) 이외에, 수화부(510), 송화부(520), 조작부(530) 및 안테나(540) 등을 갖는다. 그리고, MPU(300)는 안테나(540)로써 수신된 정보, 또는 조작부(530)로써 조작 입력된 정보에 근거하여, 액정 모듈(20)에 커맨드 데이터 또는 표시 데이터를 송출한다.
(액정 표시 드라이버 IC)
도 2는 액정 표시 드라이버 IC를 도시한 블록도이다. 도 2에 있어서, 이 액정 표시 드라이버 IC(10)에는 전원 회로(50), 표시 메모리 예를 들면 표시 데이터 RAM(60), 표시 드라이버로서의 세그먼트 (SEG) 드라이버(70) 및 커먼(C0M) 드라이버(80), 발진회로(90), 표시 타이밍 발생 회로(92) 등의 액정 구동에 필요한 구성이 설정되어 있다. 표시 데이터 RAM(60)는 132개의 세그먼트 전극(SEG0 내지 SEG131)과 65개의 커먼 전극(COM0 내지 COM64)과의 교점에 형성되는 화소수와 같은 수(132× 65개)의 메모리 소자를 구비하고 있다.
액정 표시 드라이브 IC(10)에는 또한, MPU 인터페이스(100), 커맨드·디코더(110), 내부 버스(120)가 설정되어 있다. 본 실시예에서는 MPU 인터페이스(100)에는 MPU(3000)로부터의 각종 신호를 입력하기 위한 제 1 내지 제 4 입력 단자(101 내지 104)가 설정되어 있다. 제 1 입력 단자(101)에는 커맨드 데이터, 표시 데이터 등의 시리얼 데이터 입력 신호(SI)가 입력되고, 제 2 입력 단자(102)에는 시리얼 클럭 신호(SCL)가 입력되고, 제 3 입력 단자(103)에는 칩 셀렉트 신호(XCS)가 입력되고, 제 4 입력 단자(104)에는 리셋 신호(XRES)가 입력된다.
여기서, 시리얼 데이터 입력 신호(SI)로서 입력되는 커맨드 데이터 및 표시 데이터는 MPU(3000)가 동시에 처리하는 비트 수로 구성되고, 본 실시예에는 1 바이트(8 비트)이다. 커맨드 데이터 및 표시 데이터의 비트수는 1 워드(16 비트) 또는 1 롱워드(32 비트)로도 가능하다.
MPU 인터페이스(100)는 칩 셀렉트 신호(XCS)가 액티브(예를 들면 LOW 액티브)일 때에, 시리얼 클럭 신호(SCL)에 따라서 시리얼 데이터 입력 신호(SI)를 전송하여, 시리얼-패러렐 변환하여 출력한다.
MPU 인터페이스(100)는 시리얼 데이터 입력 신호(SI)가 커맨드 데이터이면, 그 커맨드 데이터를 커맨드·디코더(110)에 패러렐로 송출하고, 시리얼 데이터 입력 신호(SI)가 표시 데이터이면, 그 표시 데이터를 내부 버스 라인(120)에 패러렐로 송출한다.
디코딩된 커맨드 데이터는 전원 회로(50), 표시 타이밍 발생회로(92)의 동작 커맨드로서 사용되는 것 외에, 표시 데이터 RAM(60)에 접속된 페이지 어드레스 회로(61), 컬럼 어드레스 회로(62), 라인 어드레스 회로(63)의 각 어드레스 지정에 사용된다.
한편, 패러렐의 표시 데이터는 내부 버스(120), 표시 데이터 RAM(60)의 I/O 버퍼(64)를 통해, 커맨드에 의해 지정된 페이지 및 컬럼의 각 어드레스에 따라서 표시 데이터 RAM(60)내의 메모리 소자에 기록된다.
표시 데이터 RAM(60)은 액정 모듈(20)의 액정 표시부(28)의 필드 메모리 또는 프레임 메모리로서 기능한다. 표시 데이터 RAM(60)에 기록된 표시 데이터는 표시 타이밍 발생회로(92)로부터의 타이밍 신호에 따라서 어드레스 지정되어 판독되고, 표시 데이터·래치 회로(65)로써 래치된다. 표시 데이터·래치 회로(65)로써 래치된 표시 데이터는 세그먼트 (SEG) 드라이버(70)로써, 액정 구동에 필요한 예를 들면 5 레벨의 전위(V1 내지 V5)로 변환되고, 액정 표시부(28)의 세그먼트 전극(SEG0 내지 SEG131)에 공급된다.
상기 세그먼트 전극(SEG0 내지 SEG131)에 대한 전위 공급을, 표시 타이밍 발생회로(92)로부터의 타이밍 신호에 근거하여, 커먼 전극(COM0 내지 COM64)의 선택을 바꾸면서 실시함으로써, 액정 표시부(28)가 표시 구동된다.
(MPU 인터페이스 및 각각에 대한 입력의 상세한 설명)
도 3은 MPU 인터페이스(100)의 블록도이다. 도 3에 있어서, 이 MPU 인터페이스(100)는 9 비트 시프트 레지스터(200)와, 9 비트 래치 회로(210)와, 1/9 분주회로(220)를 갖는다. 제 3 입력 단자(103)를 통해 입력되는 칩 셀렉트 신호(XCS)는 9 비트 시프트 레지스터(200)와 1/9 분주회로(220)의 리셋단자(R)에 입력된다. 제 1 입력 단자(101)에 입력되는 시리얼 데이터 입력 신호(SI)는 제 1 앤드 게이트(240)의 한쪽의 입력 단자에 입력된다. 제 2 입력 단자(102)에 입력되는 시리얼 클럭 신호(SCL)는 제 2 앤드 게이트(242)에 입력된다. 제 1, 제 2 앤드 게이트(240, 242)의 다른쪽의 입력 단자에는 각각, 칩 셀렉트 신호(XCS)를 인버터(244)로써 반전된 신호가 입력된다. 따라서, 제 1, 제 2 앤드 게이트(240, 242)로부터는 칩 셀렉트 신호(XCS)가 LOW가 되는 액티브시에는 시리얼 데이터 입력 신호(SI)와 시리얼 클럭 신호(SCL)의 논리가 그대로 출력되고, 칩 셀렉트 신호가 넌액티브(HIGH)일 때에는 항상 LOW로 고정된다.
여기서, 제 1 내지 제 3 입력 단자(101 내지 103)에 입력되는 시리얼 데이터 입력 신호(SI), 시리얼 클럭 신호(SCL) 및 칩 셀렉트 신호(XCS)와, 1/9 분주회로(220)의 출력(X)을 도 4에 도시한다.
칩 셀렉트 신호(XCS)는 도 4 에 도시된 바와 같이 LOW 액티브이고, HIGH로부터 LOW가 됨으로써, 액정 표시 드라이브IC(10)에 대한 데이터 전송이 가능하게 된다. 상기 칩 셀렉트 신호(XCS)는 액티브 기간 중일지라도, 시리얼 클럭 신호(SCL)의 9 클럭마다 HIGH 가 되는 펄스(400)를 갖는다.
시리얼 데이터 입력 신호(SI)는 9 비트를 단위 데이터열로 하는 데이터이다. 이 단위 데이터열은 선두 비트 D/C와 8 비트(1 바이트)데이터로 구성된다. 선두 비트 D/C는 이후에 계속되는 8비트 데이터가 커맨드 데이터인지 표시 데이터인지를 식별하는 신호이다. 선두 비트 D/C = 0 이면, 이후에 계속되는 8 비트 데이터는 커맨드 데이터이고, D/C = 1 이면 이후에 계속되는 8 비트 데이터는 표시 데이터이다. 이 시리얼 데이터 입력 신호(SI)는 MPU(300)가 8 비트의 패러렐의 커맨드 또는 표시 데이터를 시리얼 데이터로 변환할 시에, 그 선두 비트에 식별 데이터 D/C가 삽입되어 생성된다.
시리얼 클럭 신호(SCL)는 시리얼 데이터 입력 신호(SI)를 전송하는 클럭이다.
그리고, 9 비트 래치 회로(210)의 출력단자(Q1 내지 Q8)로부터의 8 비트 패러렐 데이터는 내부 버스(120)에 송출되고, 출력단자(Q9)로부터의 식별 데이터 D/C는 커맨드·디코더(110)에 입력된다. 이 식별 데이터 D/C의 논리에 의해 커맨드·디코더(110)가 8 비트 데이터를 접수하는지의 여부가 판단된다. 식별 데이터 D/C = 0 이면, 9 비트 래치 회로(210)의 출력단자(Q1 내지 Q8)로부터의 8 비트 패러렐 데이터(커맨드 데이터)가 커맨드·디코더(110)로써 받아들여 디코드된다. 식별 데이터 D/C = 1이면, 9 비트 래치 회로(210)의 출력단자(Q1 내지 Q8)로부터의 8 비트 패러렐 데이터(표시 데이터 )는 I/O 버퍼(64)에 입력된다.
또한, 1/9 분주회로(220)의 출력(X)은 커맨드·디코더(110)에 공급된다. 이 출력(X)은 커맨드·디코더(110)로써 디코드됨으로써, 표시 RAM(60)의 기록 신호 (WR)로서 제공되는 것 외에, 예를 들면 페이지·어드레스 회로(61)에 페이지 어드레스를 설정하는 등의 레지스터(60A)(도 3 참조)를 설정하는 클럭 신호로서도 제공된다.
또한, MPU 인터페이스(100)의 제 4 입력 단자(104)에 입력되는 리셋 신호(XRES)는 액정 모듈(20)의 동작을 정지시키기 위해서 사용된다.
(액정 표시 드라이버 IC의 동작)
도 5에 도시된 휴대전화기(500)에서는 예를 들면 조작부(530)를 조작하여, 상대편 전화번호 리스트를 표시시키는 경우에 대해서 설명한다. 또한, 이하의 설명에서는 액정 표시부(28)로써 예를 들면 시각 표시 등의 표시 동작이 계속중이고, 도 4에 도시된 바와 같이 리셋 신호(XRES)가 넌액티브(HIGH)로 되어 있다. 이 때, 칩 셀렉트 신호(XCS)가 HIGH 로 되는 넌액티브일지라도, 액정 표시부(28)에는 도 2에 도시된 표시 데이터 RAM(60)에 기억된 화상 정보에 근거하여 표시 구동이 계속되어 있다.
여기서, 조작부(530)를 통해 정보가 입력되면, MPU(300)는 입력 정보에 근거한 화상을 액정 표시부(28)에 표시하도록, 액정 표시 드라이버 IC(10)의 칩 셀렉트 신호(XCS)를 액티브로 함과 동시에, 커맨드 데이터, 표시 데이터를 시리얼 클럭 신호에 동기시켜 시리얼로 송출한다.
칩 셀렉트 신호(XCS)가 LOW가 되는 액티브시에는 액정 표시 드라이버 IC(10)의 1/9 분주회로(220)는 시리얼 클럭 신호(SCL)를 도 4에 도시된 바와 같이 1/9분주한다. 도 4에서는 8 발째의 시스템 클록(SCL)의 하강이고, 1/9 분주회로(220)의 출력(X)이 HIGH에서 LOW로 변화한다.
상기 1/9 분주회로(220)는 칩 셀렉트 신호(XCS)가 HIGH로 되면 리셋된다. 칩 셀렉트 신호(XCS)는 시리얼 클럭 신호(SCL)의 상승으로써 시프트 레지스터(200)가 데이터(D0)를 기록하고, 또한, 1/9 분주회로(220)의 출력(X)의 상승으로 래치 회로(210)가 데이터(D0 내지 D9)를 래치한 이후에 HIGH가 되는 펄스(400)를 갖는다. 이 때문에, 1/9 분주회로(220)는 이 펄스(400)에 의해 리셋된다.
또한, 9 비트 시프트 레지스터(200)는 칩 셀렉트 신호(XCS)가 LOW가 되는 액티브시에는 데이터 입력 단자(D)에 순차 입력되는 시리얼 데이터 입력 신호(SI)를, 클럭단자(CL)에 입력되는 시리얼 클럭 신호(SCL)의 상승 시에 순차 시프트시키고, 출력 단자(Q1 내지 G9)로부터 패러렐 출력한다.
9 비트 래치 회로(210)의 클럭단자(CL)에는 1/9 분주회로(220)로부터의 출력(X)이 입력되어 있다. 상기 출력(X)이 LOW로부터 HIGH로 변위하는 펄스(400)의 상승 시(도 4에 도시된 9발째의 시스템 클록(SCL)의 상승시)에, 9 비트 시프트 레지스터(200)의 출력단자(Q1 내지 G9)의 데이터를 기록하고, 그 출력(X)이 다음에 LOW가 될 때까지 래치한다.
이와 같이, 1/9 분주회로(220)로부터의 출력(X)에 근거하여 9 비트 래치 회로(210)로써 데이터를 래치하고 있기 때문에, 9 비트의 단위 데이터열의 경계선을 잘못 인식하는 것이 없어진다. 그 결과, 데이터 전송 미스를 저감할 수 있다.
그 결과, 9 비트 래치 회로(210)의 단자(Q1 내지 Q8)에서는 8 비트 데이터(D0 내지 D7)가 패러렐로 출력되고, 출력단자(Q9)로부터는 식별 데이터 D/C가 출력된다.
상기 8 비트 데이터(D0 내지 D7)는 커맨드·디코더(110)에 입력되고, 식별 데이터 D/C의 논리의 상태에 의해, 9 비트 래치 회로(210)의 단자(Q1 내지 Q8)로부터는 8 비트 데이터(D0 내지 D7)를 커맨드·디코더(110)로써 접수하는지의 여부가 판단된다. 이로써, 커맨드 데이터는 커맨드·디코더(110)로써 디코드되고, 표시 데이터는 I/O 버퍼(64)에 입력된다.
또한, 커맨드 데이터 중에는 8 비트 데이터 중의 예를 들면 상위 2 비트가, 커맨드를 인식하기 위한 인식 비트로서 할당되어 있는 것이 있다. 이 경우 상위 2 비트가 0, 1인 경우에는 하위 6 비트는 예를 들면 페이지 어드레스인 것이 커맨드·디코더(110)로써 인식되고, 그 6 비트의 어드레스가 레지스터에 셋된다. 이밖에, 커맨드의 인식 비트를 가지지 않고 1 바이트 전체가 커맨드 파라미터인 경우, 1 바이트가 커맨드의 인식 비트에서 그것에 계속되는 다른 1 바이트를 파라미터로 하는 2 바이트 커맨드 등의 복수 바이트 커맨드인 경우 등을 들 수 있다.
또한, 1/9 분주회로(220)의 출력(X)이 커맨드·디코더(110)에 입력되고, 도 4에 도시된 기록 신호(WR)가 생성된다. 상기 기록 신호(WR)는 I/O 버퍼(64)에 입력되고, I/O 버퍼(64)에 공급된 표시 데이터를 표시 데이터 RAM(60)에 전송하는 기록 타이밍 신호로서 사용된다.
또한, 상기 기록 신호(WR)는 페이지·어드레스 회로(61)의 페이지 어드레스레지스터(도시하지 않음)에 공급되고, 6 비트의 페이지 어드레스를 페이지 어드레스 레지스터에 셋하는 클럭 신호로서도 이용된다.
이와 같이, 본 실시예에서는 액정 표시부(28)의 표시 화면을 변경했을 때에는 제 1 내지 제 3 입력 단자(101 내지 103)만을 사용하여 필요한 신호를 MPU(300)로부터 액정 표시 드라이버 IC(10)에 전송할 수 있다. 즉, 칩 셀렉트 신호(XCS)로써 액정 표시 드라이버 IC(10)를 입력 가능 상태로 한 이후에, 커맨드 데이터, 표시 데이터및 그들을 식별하는 식별 데이터 D/C를 시리얼 클럭 신호(SCL)에 따라서 MPU(300)로부터 액정 표시 드라이버 IC(10)에 시리얼로 전송하는 것만으로 가능하다.
여기서, 시리얼 데이터 입력 신호(SI)는 커맨드/데이터 식별용 D/C 비트와, 1 바이트의 커맨드 또는 표시 데이터로 이루어지는 9 비트를 단위 데이터열로 하고있다. 따라서, 커맨드 데이터 및 표시 데이터의 비트수로서는 MPU(300)가 동시에 처리하는 1 바이트(8 비트)를 할당할 수 있다.
또한, 액정 표시 드라이버 IC(10)는 MPU(300)로부터의 1 바이트 정보를 입력할때마다, 상술한 I2C 버스 프로토콜과 같이 확인 응답 비트(A)를 반송할 필요는 없다. 이 때문에, 제 1 입력 단자에 접속되는 신호선을 풀업해 두고, 1 바이트의 정보 입력마다 10W로 방전할 필요가 없다. 이 때문에, 데이터 전송의 고속화를 꾀할 수 있다.
또한, 1/9 분주회로(220)의 출력(X)에 근거하여 기록 신호(WR) 등을 생성할 수 있고, MPU(300)로부터 기록 커맨드의 공급을 받을 필요가 없다. 이 때문에, MPU(300)의 부담이 경감되는 동시에, 기록 신호를 위한 신호선, 입력 단자를 생략할 수 있다.
또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 요지의 범위내에서 여러가지 변형 실시가 가능하다. 예를 들면, 상술한 실시예에서는 커맨드 및 표시 데이터를 1 바이트(8 비트)로 하고, 시리얼 데이터 입력 신호(SI)의 단위 데이터열의 비트수를 9로 하였지만, 이것에 한정되지 않는다. 커맨드 및 표시 데이터를 1 워드(N=16 비트) 또는 1 롱워드(N=32 비트)로 확장시키었을 때는 시리얼 데이터 입력 신호(SI)의 단위 데이터열의 비트수를(1+N)로 하면 된다. 이 때, 시프트 레지스터(200), 래치 회로(210)의 비트수를 (1+ N)로 하고, 분주 회로(220)는 1/(1+N) 분주하도록 구성하면 된다.
또한, 본 발명은 커맨드 데이터, 표시 데이터 등의 입력을, 시리얼 입력으로 할 것인가 패러렐 입력으로 할 것인가를, 유저가 전환되는 것에도 적용할 수 있다. 적어도 시리얼 입력시에 본 발명의 구성에 따른 동작을 행할 수 있기 때문이다.
또한, 본 발명에 따른 표시용 드라이브 IC는 반드시 액정 표시에 사용되는 것에 한정하지 않고, 다른 여러가지 방식의 표시 장치에 적용할 수 있다. 본 발명에 따른 전자기기도 휴대전화에 한정하지 않고, 액정 그 밖의 표시부를 시리얼 데이터의 입력을 받아 구동하는 다른 여러가지 전자기기에 적용할 수 있다.

Claims (8)

  1. 외부 MPU로부터의 신호가 입력되는 인터페이스 회로와,
    상기 외부 MPU로부터 상기 인터페이스 회로를 통해 입력된 커맨드 데이터를 디코드하는 커맨드 디코더와,
    상기 외부 MPU로부터 상기 인터페이스 회로를 통해 입력된 표시 데이터가 기록되는 기억부와,
    상기 기억부에 기록된 표시 데이터에 의거하여 표시 구동하는 표시 구동부를 갖고,
    상기 인터페이스 회로는,
    상기 외부 MPU가 동시에 처리하는 N 비트의 데이터 군과, 상기 데이터 군이 상기 커맨드 데이터인지 상기 표시 데이터인지를 식별하는 1 비트 식별 데이터를 갖는 (N+1) 비트의 1 단위 데이터열이, 시리얼로 입력되는 제 1 입력 단자와
    시리얼 클럭 신호가 입력되는 제 2 입력 단자와,
    칩 셀렉트 신호가 입력되는 제 3 입력 단자를 갖는 것을 특징으로 하는 표시용 드라이버 IC.
  2. 제 1 항에 있어서,
    상기 인터페이스 회로는,
    상기 칩 셀렉트 신호가 액티브일 때에 상기 시리얼 클럭 신호를 1/(N+1) 분주하여 출력하는 분주회로와,
    상기 칩 셀렉트 신호가 액티브일 때에, 상기 시리얼 클럭 신호에 의거하여 (N+1) 비트의 상기 1 단위 데이터열 중의 각 데이터를 순차 시프트시키고, (N+1) 비트의 상기 1단위 데이터열의 데이터를 패러렐로 출력하는 (N+1) 비트 시프트 레지스터와,
    상기 분주회로의 출력에 의거하여, (N+1) 비트의 상기 1단위 데이터열을 래치하는 (N+1) 비트 래치 회로를 갖는 것을 특징으로 하는 표시용 드라이버 IC.
  3. 제 2 항에 있어서,
    상기 커맨드 디코더는 상기 분주회로의 출력에 따라, 상기 기억부의 표시 데이터의 기록에 제공되는 타이밍 신호를 생성하는 것을 특징으로 하는 표시용 드라이버 IC.
  4. 제 2 항에 있어서,
    상기 칩 셀렉트 신호는 액티브 기간 중에 (N+1) 비트의 상기 1 단위 데이터열 사이에서 넌액티브로 되는 펄스를 갖고,
    상기 펄스에 의해 상기 분주기와 상기 (N+1) 비트 시프트 레지스터가 리셋되는 것을 특징으로 하는 표시용 드라이버 IC.
  5. 상기 표시용 드라이버 IC와,
    상기 표시용 드라이버 IC에 칩 셀렉트 신호, 시리얼 데이터 입력 신호 및 시리얼 클럭 신호를 공급하는 MPU와,
    상기 표시용 드라이버 IC에 표시 구동 제어되는 표시부를 갖고,
    상기 표시용 드라이버 IC는,
    상기 MPU로부터의 신호가 입력되는 인터페이스 회로와,
    상기 MPU로부터 상기 인터페이스 회로를 통해 입력된 커맨드 데이터를 디코드하는 커맨드 디코더와,
    상기 MPU로부터 상기 인터페이스 회로를 통해 입력된 표시 데이터가 기록되는 기억부와,
    상기 기억부에 기록된 표시 데이터에 의거하여 표시 구동하는 표시 구동부를 갖고,
    상기 인터페이스 회로는,
    상기 MPU가 동시에 처리하는 N 비트의 데이터군과, 상기 데이터군이 상기 커맨드 데이터인지 상기 표시 데이터인지를 식별하는 1 비트 식별 데이터를 갖는 (N+1) 비트의 1 단위 데이터열이, 시리얼로 입력되는 제 1 입력 단자와,
    시리얼 클럭 신호가 입력되는 제 2 입력 단자와,
    칩 셀렉트 신호가 입력되는 제 3 입력 단자를 갖는 것을 특징으로 하는 전자기기.
  6. 제 5 항에 있어서,
    상기 인터페이스 회로는,
    상기 칩 셀렉트 신호가 액티브일 때에, 상기 시리얼 클럭 신호를 1/(N+1) 분주하여 출력하는 분주회로와,
    상기 칩 셀렉트 신호가 액티브일 때에, 상기 시리얼 클럭 신호에 의거하여 (N+1) 비트의 상기 1단위 데이터열 중의 각 데이터를 순차 시프트시키고, (N+1) 비트의 상기 1 단위 데이터열의 데이터를 패러렐로 출력하는 (N+1) 비트의 상기 시프트 레지스터와,
    상기 분주 회로의 출력에 의거하여 (N+1) 비트의 상기 1단위 데이터열을 래치하는 (N+1) 비트 래치 회로를 갖는 것을 특징으로 하는 전자기기.
  7. 제 5 항에 있어서,
    상기 커맨드 디코더는 상기 분주 회로의 출력에 의거하여 상기 기억부의 표시 데이터의 기록에 제공되는 타이밍 신호를 생성하는 것을 특징으로 하는 전자기기.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 칩 셀렉트 신호는 액티브 기간 중에, (N+1) 비트의 상기 1 단위 데이터열 사이에서 넌액티브로 되는 펄스를 갖고,
    상기 펄스에 의해 상기 분주 회로와 상기 (N+1) 비트 시프트 레지스터가 리셋되는 것을 특징으로 하는 전자기기.
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