KR100375358B1 - 수직 ｄｒａｍ 소자내에 매몰 비트라인을 형성하는 방법 - Google Patents

수직 ｄｒａｍ 소자내에 매몰 비트라인을 형성하는 방법 Download PDF

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Abstract

외부확산 영역으로 드라이브-인 및 파일-업하기 위하여 어닐링 및 산화를 이용하는, 수직 반도체 메모리 장치에 얕은 외부확산 매몰 비트라인을 형성하는 방법을 개시한다. 2 개의 서로 다른 온도범위에서 수행되는 어닐링/산화에 의해, 가능한 한 최대 도판트 농도에서 최저 저항을 가지면서도 수직 지주의 계면 근처에 형성될 수 있는 매몰 비트라인의 제조가 가능하다. 또한, 외부 확산된 매몰 비트라인 영역을 포함하는 반도체 메모리 장치를 개시한다.

Description

수직 ＤＲＡＭ 소자내에 매몰 비트라인을 형성하는 방법{A METHOD OF FORMING A BURIED BITLINE IN A VERTICAL DRAM DEVICE}
본 발명은 반도체 메모리 장치를 제조하는 방법에 관한 것으로, 좀더 자세하게는, n형 수직 다이나믹 랜덤 액세스 메모리 (DRAM) 어레이 내에 외부확산된 매몰 비트라인을 제조하는 방법에 관한 것이다. 본 발명의 신규한 방법에 의해 제공된 매몰 비트라인은 낮은 저항, 높은 도핑농도 및 얕은 투과깊이를 갖는 외부확산 영역으로서, 장치에서의 부동체 효과 (floating body effect) 를 피할 수 있다.
또한, 본 발명의 외부확산된 매몰 비트라인을 구비하는 n형 반도체 메모리 장치를 제공한다.
n형 DRAM 과 같은 반도체 메모리 장치는 부피가 감소됨에 따라, 캐패시터 단위 면적당 충분히 높은 저장전하를 유지하는 것이 계속 요구되고 있다. 상당한 부피의 칩 영역에 고밀도 반도체 메모리 장치를 구성하기 위해, 셀구조는 평판형 캐패시터로부터 트렌치 또는 적층 캐패시터로 변화되어 왔다.
평면 면적을 증가시키지 않고 용량을 증대시키려는 모든 노력들은 3 차원 캐패시터 구조물로 세우려는 것으로 분류할 수 있다. 기존 3 차원 캐패시터 구조의 예로는 트렌치 캐패시터와 적층 캐패시터가 있다. 트렌치 캐패시터와 적층 캐패시터는 상술한 평면형 캐패시터의 문제점을 해결할 수 있지만, 사용 및/또는 신뢰성을 제한하는 그 자신 고유의 문제점을 갖고 있다.
트렌치 캐패시터에 관련된 하나의 주요 문제점은, 반도체 메모리 장치가 16Mbit 이상인 경우에는 캐패시터 영역을 형성하는 트렌치를 매우 깊게 하는 것이 요구된다는 점이다. 깊은 트렌치를 공정처리하는데 있어서의 기술적인 문제점 뿐만 아니라 이론 물리적인 한계도 알려져 있다. 적층 캐패시터의 방법을 고밀도 DRAM 을 제조하는데 사용할 경우에는, 핀구조 및 크라운 (crown) 캐패시터와 같은 매우 복잡한 적층 캐패시터가 필요하다.
최근에는, 고밀도 어레이를 얻기위해, 더욱 소형화된 셀이 요구되고 있다. 이는 캐패시터 아래나 위에 있는 지주 (pillar) 상에 전송 소자 (transfer device) 를 형성하는 트렌치 캐패시터 소자로 발전하고 있다. 이러한 유형의 종래의 트렌치 캐패시터에서의 하나의 주된 문제점은, 전송소자 본체가 소자의 기판과 격리되어 있다는 것이다. 즉, 지주 (전송소자) 의 본체가 하부의 기판과 불연속적이다. 여기서, 용어 "연속" 은 수직 트랜지스터 영역의 중간 영역이 하부기판과 동일 재료로 이루어지고, 따라서 그 하부기판과 직접 접촉함을 나타내기 위해 사용한다.
이러한 격리는 소자로 하여금 소위 부동체 효과를 나타내도록 한다. 당업자에게 알려져 있는 바와 같이, 부동체를 포함하는 소자는 부동체를 갖지 않는 소자에 비해 더욱 높은 누설정도를 보인다. 이러한 높은 누설 정도는 소자에서의 보유시간 (retension time) 을 감소시켜 소자의 사용을 제한하게 된다.
종래의 방법으로는, 고농도의 도판트 재료에서 가능한 낮은 저항을 나타내는 외부확산된 얕은 접합영역을 제조할 수 없기 때문에, 상술한 노력들이 이루어 지고 있다. 종래기술에서는, 외부확산 영역을 형성하기 위해, 한 단계의 급속 열처리 (RTA) 를 채용하고 있다. 종래기술의 한 단계의 RTA 로는 얕은 투과깊이를 형성하는 것이 가능하지만, 가능한 한 고농도의 도판트 농도 레벨에서 가능한 낮은 저항을 갖는 외부확산 영역을 형성할 수 없다. 높은 도판트 농도에서 가능한 낮은 저항을 갖는 외부 확산된 얕은 영역의 형성은, 연속체를 갖는 외부확산된 비트라인 구조를 형성하는데 있어, 매우 중요하다.
종래 방법의 상기 단점들을 고려하여, 종래의 수직 반도체 메모리 소자에서 관찰되는 부동체 효과를 피하면서도 가능한 높은 도판트 농도에서 가능한 낮은 저항을 나타낼 수 있고, 수직 반도체 메모리 소자에 얕은 외부확산된 매몰 비트라인을 형성하는, 신규하고도 향상된 방법의 개발이 계속 요구되고 있다.
본 발명의 일 목적은, 종래의 수직 반도체 메모리 소자에서 발견되는 부동체 효과를 제거한, n 형 어레이 DRAM 과 같은 수직 반도체 메모리 소자에 매몰 비트라인을 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 가능한 높은 도판트 농도 (5×1019/cm2이상) 에서 낮은 저항 (약 5 ohms/sq. 미만) 을 나타내는 얕은 외부확산된 매몰 비트라인을 제조하는데 있다.
본 발명에서는, 이들 목적들과 다른 목적들 및 이점들을, 지주 구조의 반도전 표면 근처에서 높은 도판트 농도를 달성하면서도 그 반도전 표면으로부터 측면으로 0.1 마이크로미터 미만 내에 도판트를 유지할 수 있도록, 어닐링과 산화를 2 단계의 분리된 별도의 단계로 수행하는 신규의 방법을 이용하여 달성한다. 종래의 일단계 RTA 로는 가능한 높은 도판트 농도 레벨에서 가능한 낮은 저항을 갖는 얕은 외부확산 영역을 형성하기가 어렵다.
일 실시예에서, 본 발명은,
(a) p형 반도전 재료의 적어도 일 표면 상에 유전체층을 갖는 구조체를 제공하는 단계;
(b) 상기 구조체에서 트렌치를 에칭하여 (a) 단계에서 제공된 상기 구조체에 지주 영역을 형성하는 단계;
(c) 상기 트렌치내에, 비소 (As) 또는 인 (P) 으로 도핑된 유리로 이루어진 리세스된 라이너 (liner) 를 형성하는 단계;
(d) (c) 단계에서 제공된 구조체 상에 제 1 산화물층을 형성하는 단계;
(e) 상기 리세스된 라이너로부터 상기 p형 반도전 재료와 상기 지주 영역으로 상기 As 또는 P 를 확산, 즉 드라이브-인되도록 상기 구조체를 어닐링시키는 단계;
(f) 상기 트렌치내에 잔존하는 리세스된 라이너 재료와 상기 제 1 산화물층을 선택적으로 제거하는 단계;
(g) 상기 지주를 라이닝하는 제 2 산화물층을 형성하여 상기 제 2 산화물층 아래의 영역에서 상기 도판트 재료의 파일-업이 되도록, (e) 단계 또는 (f) 단계에서 제공된 구조체를 산화시키는 단계;
(h) 상기 트렌치로부터 상기 제 2 산화물층 및 선택적으로 상기 제 1 산화물층과 상기 리세스된 라이너를 제거하는 단계; 및
(i) 격리된 얕은 외부확산된 매몰 비트라인을 상기 지주 영역에 제공할 수 있도록, 상기 트렌치내에 상기 p 형 반도전 재료를 에칭하는 단계를 포함하되, 상기 외부확산된 매몰 비트라인은 지주의 측벽으로 연장하는, 수직 반도체 메모리 소자에 낮은 저항과 높은 도판트 농도를 갖는 얕은 외부확산된 매몰 비트라인을 제조하는 방법을 제공한다.
한 단계가 아닌, 2 개의 다른 온도 범위들에서 2 개의 다른 처리단계로, 구조체를 어닐링 및 산화시키는 것에 대해서는, 다음과 같이 일어난다: 먼저, 어닐링 단계는, 고온 (950℃ 초과) 에서 수행되며, p 형 반도전 재료로 As 또는 P 를 도입시키며, 별도의 산화단계는 상기 어닐링 단계 보다 더 낮은 온도 (950℃ 미만) 에서 수행되며, 산화 동안에 형성되는 제 2 산화물층의 아래의 영역에 As 또는 P 를 파일-업하는 스노우-플로우 (snow-plow) 효과를 일으킨다. 저온 산화 단계가 어떠한 도판트 재료의 드라이브-인을 발생시키지 않고 저저항과 높은 도판트 농도를 가진 얕은 접합을 형성할 수 있음에 주의해야 한다.
본 발명의 선택적인 실시예에서는, 상기 단계 (b) 에서 형성된 지주 영역을 최종적으로 원하는 지주의 부피 보다 더 큰 시작 부피를 갖도록 설계한다. 이 실시예는 산화단계가 지주 크기를 조금 손실시킬 수 있음을 고려한 것이다.
본 발명의 또다른 태양은,
p형 반도전 재료;
상기 p형 반도전 재료상에 형성된 지주들을 갖는 셀 어레이; 및
상기 지주들에 인접하게 배치된 게이트 영역을 구비하되,
상기 지주들은 행과 열로 배열되며, 상기 각 지주들은 n 형 불순물로 도핑된 상부영역, p 형 불순물로 도핑된 중간영역 및 As 또는 P 로 도핑되며 지주의 측벽으로부터 외부확산된 하부영역들을 갖고, 상기 중간영역은 p 형 반도전 재료와 연속하는, 수직 반도체 메모리 장치에 관한 것이다.
도 1a 내지 1i 는 2 단계 어닐링 및 산화 공정을 이용하여 수직 반도체 메모리 장치내에 얕게 외부확산된 매몰 비트라인을 형성하는 경우에, 본 발명에서 채용하는 여러가지 공정단계를 나타낸 도면.
도 2a 및 도 2b 는 본 발명에서 채용한 2 단계 어닐링 및 산화공정의 효과를 나타낸 것으로, 도 2a 는 어닐링 단계, 즉, 드라이브-인 (drive-in) 단계를, 도 2b 는 산화단계, 즉 파일-업 (pile-up) 단계를 나타낸 도면.
도 3 은 본 발명의 방법을 이용하여 제조할 수 있는 수직 반도체 메모리 장치의 단면도.
※ 도면의 주요부분에 대한 부호의 설명
10 : p형 반도전 재료 12 : 유전체층
14 : 트렌치 영역 16 : 지주 (pillar)
18 : 리세스된 라이너 재료 20 : 제 1 산화물층
22 : 외부확산 영역 (outdiffused region) 24 : 제 2 산화물층
22' : 비트라인 30 : 상부영역
34 : 제3 산화물층 34' : 게이트 산화물층
36 : 게이트 영역
이하, 수직 반도체 메모리 장치에 얕은 외부확산된 매몰 비트라인을 형성하는 방법을 제공하는, 본 발명을 이 출원에 첨부된 도면을 참조하여, 보다 상세히 설명한다.
도면에서, 동일 부재와 동일 구성요소는 동일한 참조부호로 지칭한다. 여기서, 용어 "얕은(shallow)" 은 반도전 재료의 표면으로부터 약 0.1 마이크로미터 미만내에 위치하는 영역을 나타낸다.
먼저, 본 발명에서 이용한 초기 반도전 재료의 단면도인 도 1a 를 참조한다. 상세히 설명하면, 도 1a 에 도시된 반도전 구조체는 상부에 유전체층 (12) 를 가진 p 형 반도전 재료 (10) 를 포함한다.
본 발명에서 사용하는 적당한 p 형 반도전 재료로는, p 형 도판트로 도핑하는 Si, Ge, SiGe, GaAs, InAs, InP, 또는 다른 모든 III/V 족 화합물을 포함한다. 이들 반도전 재료중에서, 반도전 재료 (10) 는 p 형 Si 로 이루어지는 것이 가장 바람직하다.
유전체층 (12) 으로는, SiO2, Si3N4, 폴리이미드, 다이아몬드, 다이아몬드계 카본, 실리콘 폴리머, 파라렌 (paralene) 폴리머 또는 불화 다이아몬드계 카본을 포함한, 어떠한 종래의 유전체 재료로 이루어질 수 있지만, 이에 한정되지 않는다. 또한, 여기서, 한 유전체 재료에 또다른 한 유전체 재료를 함유하는, 상기 유전체 재료들의 조성물도 고려할 수 있다. 본 발명에서 가장 바람직한 유전체로는 Si3N4와 SiO2의 조성물이며, 이때 질소가 산소보다 좋다.
유전체층 (12) 은 당업자에게 널리 공지된 종래의 증착 및 산화기술을 이용하여 p형 반도전 재료 (10) 의 적어도 일 표면상에 형성된다. 본 발명에서 이용할 수 있는 적당한 증착공정의 예로는, 화학기상증착, PECVD (plasma enhanced chemical vapor deposition), 스퍼터링, 스핀-온 코팅 등의 증착공정들을 포함한다. 유전체층의 두께는 본 발명에서 중요하지 않으며, 통상의 유전체층의 두께는 100㎚ 내지 200㎚ 이다.
도 1a 에 도시된 반도전 구조체는 반도전 재료에 지주를 형성하기 이전에 평탄화 공정을 행할 수도 있다. 이 경우, 반응성 이온 에칭 (RIE), 화학적 기계적 연마 (CMP) 또는 그라인딩과 같은, 당업자에게 공지된 어떠한 평탄화 기술도 이용할 수 있다.
도 1b 에 도시된 본 발명의 후속 단계에서는, 도 1a 의 반도전 구조체에 지주 (16) 를 형성한다. 본 발명에서는, 반도전 재료 (10) 와 유전체층 (12) 의 소정 영역을 제거하여 트렌치 영역 (14) 을 형성함으로써, 지주를 형성한다. 트렌치 영역은 종래의 리소그라피와 건식 에칭을 이용하여 형성한다.
본 발명의 선택적인 실시예에서는, 지주를 최종적으로 원하는 지주의 부피 (D') 보다 더 큰 시작 부피 (D) 를 갖도록, 설계한다. 즉, 선택적인 실시예에서는, 지주들의 시작 두께가 제조될 소자의 기초 설계 (ground rules) 보다 더 두꺼울 수 있다.
그후, 그 트렌치 영역 (14) 내에, 도판트 소오스 재료를 포함하는 리세스된 라이너 재료 (18) 를 형성한다. 본 발명의 이 단계는 도 1c 에 도시되어 있다. 리세스된 라이너 재료는 당업자에게 공지된 종래의 증착공정을 이용하여 트렌치 영역 (14) 의 측벽과 바닥부분 상에 도판트 소오스 재료층을 증착함으로써 형성한다. 예를들어, 화학기상증착, 스핀-온 코팅, 플라즈마 기상증착, 이외의 다른 증착공정을 이용할 수도 있다. 측벽의 커버리지를 확보하기 위해, 본 발명에서는, 방향성 RIE 단계를 채용할 수도 있다.
이상 설명한 바와 같이, 리세스된 라이너 재료는 도판트 소오스를 포함한다. 본 발명에서는, 어닐링에 의해 리세스된 라이너로부터 지주들과 하부의 반도전 재료로 확산될 수 있는 n형 도판트 원자, 예를들어, As 또는 P 를 포함하고 있기 때문에, 비소 실리케이트 유리 (ASG) 또는 인 실리케이트 유리 (PSG) 를 사용한다. 또한, 도판트 원자인 As 또는 P 를 어닐링을 진행하는 산화 조건하에서 파일-업시킬 수 있음을 발견하였다.
리세스된 라이너 (18) 는 다음과 같이 트렌치 영역에 형성한다: 트렌치의 측벽과 바닥부분으로 도판트 소오스 재료층을 증착한 후, 통상의 레지스트로 그 트렌치를 채운다. 그 후, 그 레지스트 부분을 RIE 등의 건식 에칭 기술을 이용하여 리세스시킨 후, 도판트 소오스 재료층의 노출 부분을 유전체층 (12), 반도전 재료 (10) 또는 레지스트에 비해 ASG 또는 PSG 에 대해 매우 선택적인 화학 에천트를 이용하여 제거한다. 리세스된 라이너 (18) 를 형성하는데 있어, 본 발명에서 이용할 수 있는 적당한 화학 에천트로는 HF, HCl, HNO3또는 이외의 다른 화학 에천트를 포함한다. 이들 에천트들 중에서, 본 발명에서는, HF 가 리세스된 라이너 (18) 를 형성하는데 가장 바람직하다. 이 단계 후, 당해분야에 널리 알려진 종래의 박리기술을 이용하여 레지스트를 제거하여, 도 1c 에 도시된 리세스된 라이너를 제공한다.
다음으로, 도 1d 에 도시된 바와 같이, 도 1c 에 도시된 구조체의 전체 표면상에 제 1 산화물층 (20) 을 형성한다. 이 산화물층은 SiO2, 테트라에틸오쏘실리케이트 (TEOS), TiO2, Ta2O5, 또는 이외의 이와 유사한 본 발명의 어닐링 및 산화 단계 동안에 원하는 영역으로의 도판트 재료의 외부확산을 방지할 수 있는 산소함유 재료로 이루어질 수 있으나, 이에 한정되지 않는다.
제 1 산화물층은, 저압 화학기상증착 (LCVD), 플라즈마 강화 화학기상증착 (PECVD), 스퍼터링 및 도금과 같은, 당업자에게 널리 공지된 종래의 증착 기술을 이용하여 증착한다. 통상, 제 1 산화물층은 약 5 내지 20㎚ 의 두께를 가진다.
그후, 도 1d 에 도시된 구조체를, 리세스된 라이너(18)로부터 반도전 재료로의 도판트 재료의 확산을 일으켜 반도전 재료내에 도판트를 파일-업시킬 수 있도록, 고온 어닐링 및 저온 산화 처리한다. 본 발명에 따르면, 이 어닐링과 산화는 2 단계로 수행되며, 도판트를 드라이브-인하는 어닐링 단계에서는 고온을 이용하고 새로운 영역에 도판트를 파일-업하는 산화단계에서는 저온을 이용한다. 어닐링 후의 외부확산된 As 또는 P 영역 (22) 을 포함하는 구조체가 도 1e 에 도시되어 있다. 외부확산 영역 (22) 이 반도전 재료의 계면에서 고농도의 도판트, 예를들면, As 또는 P 를 갖는다는 점에서, 종래의 외부확산 영역과 다르다는데 유의해야 한다. 여기서, 용어 "고농도" 는 약 5×1019/cm2보다 더 큰 As 또는 P 의 농도를 나타내기 위해 사용한다.
본 발명에서는, 먼저 일 단계에서 어닐링을 수행하고, 후속 단계에서 산화를 수행한다. 리세스된 라이너 (18) 및 산화물층 (20) 은 산화를 행하기 이전에 제거하거나 제거하지 않을 수도 있다. 도 1f 에 도시된 구조체는 산화 이전에 층 18 및 20 을 제거한 실시예를 나타낸 것이다.
본 발명에서는, 950℃ 보다 높은 온도, Ar, He, N2또는 이의 혼합물과 같은 불활성 분위기에서 수행하는 급속 열처리 공정을 이용하여, 어닐링을 수행한 후, 950℃ 미만의 온도에서, 증기 또는 또다른 산소함유 분위기에서 습식 산화공정을 수행한다. 저온 산화단계는 더이상의 도판트 드라이브-인을 유발하지 않고 반도전 재료내에 도판트 농도를 증가, 즉, 파일-업하도록 작용함으로써, 접합깊이를 감소시키고 저저항을 유지시킨다.
바람직하기로는, 어닐링은 약 1000 ℃ 내지 1200 ℃ 의 온도에서 약 2 분 미만의 기간동안 수행하고, 습식 산화는 700 ℃ 내지 945 ℃ 의 온도에서 약 5 분 미만의 기간 동안 수행한다.
본 발명에서 이용한 분리된 어닐링단계와 산화단계의 효과가 도 1e 및 1g 의 확대도로 나타낸 도 2a 및 2b 에 도시되어 있다. 도 2a 에 도시된 바와 같이, 이용한 어닐링 조건은 반도전 재료로 도판트 원자를 드라이브-인하기에 충분하지만, 도 2b 에서는, 도판트 원자인 As 또는 P 가 산화동안에 형성된 산화물층으로 이주하지 않기 때문에, 산화가 스노우-플로우잉 효과를 유발한다.
이상 설명한 바와 같이, 제 1 산화물층 (20) 및 리세스된 라이너 (18) 는, 도 1f 에 도시된 바와 같이, 당업자에게 널리 공지된 종래의 박리공정을 이용하여 산화 이전에 제거할 수도 있다. 특히, 층 18 및 20 을 제거하는데에는 종래의 습식에칭을 이용한다. 층 18 및 20 을 제거하기 위하여 여기서 채용한 가장 바람직한 기술은 HF 로 이루어진 화학 에천트를 이용하는 것이다.
도 1g 는 상술한 산화단계의 효과를 나타낸 것이다. 도시된 바와 같이, 산화에 의해 열산화물층 (24, 이하 제 2 산화물층 (24) 라 함) 을 형성한다. 위에서 설명한 바와 같이, 산화는 열산화물층의 아래에 있는 영역에 도판트 재료를 파일-업하는 스노우-플로우잉 효과를 일으킨다.
다음으로, 도 1h 에 도시된 바와 같이, 그 열산화물층 (24) 을, 당업자에게 널리 공지된 종래의 박리기술을 이용하여 제거한다. 본 발명에서는, 어떠한 종래의 습식 화학 에칭공정을 이용할 수도 있다. 산화물층 (24) 를 제거하기 위한 가장 바람직한 수단은 화학 에천트로서 HF 를 이용하는 것이다.
시작 지주의 부피가 최종적으로 원하는 지주의 부피 보다 더 큰, 이 선택적인 실시예에서는, 상술한 산화물층 (24) 의 제거에 의해, 지주가 시작시의 두께 (D) 보다 더 작은 최종 부피 (D') 를 갖는 구조를 제공한다. 본 발명의 이 실시예는 도 1g 에 점선으로 도시되어 있다.
다음으로, 도 1i 에 도시된 바와 같이, 외부확산 영역 (22) 을 트렌치 영역 (14) 아래의 반도전 재료를 제거하여 격리한다. 이는 지주의 중간 영역에서 연결되지 않은, 격리된 얕은 외부확산된 매몰 비트라인 (22') 을 가지는 반도체 구조를 제공한다. 또한, 어닐링과 산화의 결과로서, 비트라인 (22') 은 저저항을 가지면서도, 고농도 도판트 원자를 갖는다. 또, 비트라인 영역은 지주의 표면 근처에 형성함으로써 종래의 구조체와 동일한 구조체에서 주로 일어나는 부동체 효과를 피할 수 있다.
따라서, 도 1i 에 도시된 구조체를, 도 3 에 도시된 바와 같은 반도체 메모리 장치를 형성하는데 이용할 수 있다. 도 3 의 반도체 메모리 장치는 p 형 반도전 재료 (10) 상에 행과 열로 배열된 지주 (16) 들을 갖는 셀 어레이를 구비한다. 각 지주 (16) 는 상방으로 연장하며, n 형 불순물로 도핑된 상부영역 (32), 상기 p형 반도전 재료 (10) 과 연속하는 중간영역 및 지주들의 측벽으로부터 외부확산된 하부영역 (22') 을 포함한다. 또한, 도 3 에 도시된 메모리 장치는 제 3 산화물층 (34), 게이트 산화물영역 (34') 및 게이트 영역 (36) 을 포함한다.
도 3 에 도시된 반도체 메모리 장치는, 먼저 상술한 본 발명의 방법을 이용하여 제조한 후, 수직 반도체 메모리 장치를 제조하는데 있어 당업자에게 널리 알려져 있는 종래의 방법을 이용하여 제조한다.
좀더 자세하게 설명하면, 제 3 산화물층 (34) 및 게이트 산화물 (34') 을, 트렌치 영역내에 화학기상증착과 플라즈마 기상증착 등의 종래의 증착기술이나 열성장기술을 이용하여 형성한다. 그 후, 게이트 (36) 를, 게이트 산화물 (34') 의 측벽상에 도핑된 실리콘이나 또다른 게이트 유전재료를 방향성 RIE 증착공정을 이용하여 증착함으로써 형성한다. 그 후, 상부영역 (32) 을, 당업자에게 널리 공지된 종래의 임플랜트 기술을 이용하여 구조체로 임플랜트시킨다.
이상, 본 발명을, 바람직한 실시예를 통하여 도시 및 설명하였지만, 본 발명의 정신과 범주로부터 일탈함이 없이 당업자가 상술한 변경 및 다른 변경을 할 수 있는 것으로 이해하여야 한다.
이상, 본 발명에 따르면, 연속체를 갖는 외부확산된 비트라인 구조를 형성하는 경우에, 어닐링과 산화를 2 단계의 별도로 분리된 단계로 수행함으로써, 높은 도판트 농도에서 가능한 낮은 저항을 갖는 외부확산된 얕은 영역을 형성할 수 있는 효과가 있다.

Claims (20)

  1. 수직 반도체 메모리 소자에 얕은 외부확산된 매몰 비트라인을 제조하는 방법에 있어서,
    (a) p 형 반도전 재료의 적어도 일 표면 상에 유전체층을 갖는 구조체를 제공하는 단계;
    (b) 상기 구조체에서 트렌치를 에칭하여 (a) 단계에서 제공된 상기 구조체에 지주 영역을 형성하는 단계;
    (c) 상기 트렌치 내에, 비소 (As) 또는 인 (P) 으로 도핑된 유리로 이루어진 리세스된 라이너를 형성하는 단계;
    (d) 상기 전체 구조체 상에 제 1 산화물층을 형성하는 단계;
    (e) 상기 p 형 반도전 재료와 상기 지주 영역내로 상기 As 또는 P 가 확산되도록, 상기 구조체를 어닐링시키는 단계;
    (f) 상기 반도전 재료의 상기 지주를 라이닝하는 제 2 산화물층을 형성하여 상기 제 2 산화물층 아래의 영역에서 상기 As 또는 P 도판트가 파일-업되도록, (e) 단계에서 제공된 구조체를 산화시키는 단계;
    (g) 상기 트렌치로부터 상기 제 1 산화물층, 상기 제 2 산화물층 및 잔존하는 상기 리세스된 라이너를 제거하는 단계; 및
    (h) 상기 지주의 측벽에 형성되는 격리된 외부확산된 매몰 비트라인이 제공되도록, 상기 트렌치내의 상기 반도전 재료를 에칭하는 단계를 포함하는 것을 특징으로 하는 매몰 비트라인 제조방법.
  2. 제 1 항에 있어서,
    상기 p 형 반도전 재료는 p 형 도판트로 도핑하는 Si, Ge, Ga, As, InAs, InP 또는 이외의 III/V 족 화합물로 이루어지는 것을 특징으로 하는 매몰 비트라인 제조방법.
  3. 제 1 항에 있어서,
    상기 반도전 재료는 p 형 Si 로 이루어지는 것을 특징으로 하는 매몰 비트라인 제조방법.
  4. 제 1 항에 있어서,
    상기 유전체층은 SiO2, Si3N4, 폴리이미드, 파라렌, 실리콘함유 폴리머, 다이아몬드, 다이아몬드계 카본, 불화 다이화몬드계 카본 및 그의 조성물로 이루어진 군으로부터 선택된 유전재료로 이루어지는 것을 특징으로 하는 매몰 비트라인 제조방법.
  5. 제 1 항에 있어서,
    상기 유전체층은 Si3N4와 SiO2의 조성물로 이루어지는 것을 특징으로 하는 매몰 비트라인 제조방법.
  6. 제 1 항에 있어서,
    상기 트렌치 영역은 리소그라피 및 건식에칭에 의해 형성되는 것을 특징으로 하는 매몰 비트라인 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 산화물층 및 상기 리세스된 라이너는 상기 산화단계를 수행하기 이전에 제거되는 것을 특징으로 하는 매몰 비트라인 제조방법.
  8. 제 7 항에 있어서,
    (b) 단계 에서 제공된 상기 지주는 상기 산화단계 이후에 지주의 두께보다 더 큰 시작 두께를 갖는 것을 특징으로 하는 매몰 비트라인 제조방법.
  9. 제 1 항에 있어서,
    상기 어닐링 단계는 950 ℃ 보다 높은 온도에서, 불활성 분위기에서 급속 열처리 (RTA) 에 의해 수행되는 것을 특징으로 하는 매몰 비트라인 제조방법.
  10. 제 9 항에 있어서,
    상기 RTA 는 아르곤에서 수행되는 것을 특징으로 하는 매몰 비트라인 제조방법.
  11. 제 9 항에 있어서,
    상기 RTA 는 약 1000 ℃ 내지 약 1200 ℃ 의 온도에서 약 2 분 미만의 기간동안에 수행되는 것을 특징으로 하는 매몰 비트라인 제조방법.
  12. 제 1 항에 있어서,
    상기 산화단계는 950 ℃ 미만의 온도에서 산소함유 분위기를 이용하여 습식 산화에 의해 수행되는 것을 특징으로 하는 매몰 비트라인 제조방법.
  13. 제 12 항에 있어서,
    상기 산소함유 분위기는 스팀인 것을 특징으로 하는 매몰 비트라인 제조방법.
  14. 제 12 항에 있어서,
    상기 습식 산화는 약 700 ℃ 내지 945 ℃ 의 온도에서 약 5 분 미만의 기간 동안에 수행되는 것을 특징으로 하는 매몰 비트라인 제조방법.
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