KR100373791B1 - 다운컨버팅디지타이저,다운컨버팅및디지털화방법 - Google Patents

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스티븐 디. 홀
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Abstract

본 발명에서는 예측 부호화 원칙을 이용한 간략한 다운컨버팅 A/D 변환기가 개시되어 있다. 예측 루프내에 샘플러를 배치함으로써, 예측 루프 필터는 DSP 기술을 사용하여 구현될 수 있고, 따라서 이산 시간 아날로그 회로의 사용에 의해 도입된 복잡성을 제거한다. 그 후, 예측 루프 필터를 D/A 변환기를 사용하는 아날로그 영역으로 재매핑함으로써, 예측 필터 출력 신호는 예측 에러 신호를 발생시키기 위해 입력 아날로그 신호로부터 감산된다. 따라서, 예측 에러 신호를 직접 샘플링하고 저가의 다중 비트 D/A를 사용하여 예측 루프 필터의 출력을 아날로그로 표현되도록 변환하여, 이산 시간 아날로그 회로의 사용이 제거되며 변환기 설계의 복잡성이 크게 감소된다. 본 발명의 많은 특성이 나타나 있다.

Description

다운컨버팅 디지타이저, 다운컨버팅 및 디지털화 방법{METHOD OF SAMPLING, DOWNCONVERTING, AND DIGITIZING A BANDPASS SIGNAL USING A DIGITAL PREDICTIVE CODER}
본 발명은 디지털 신호 프로세싱 기술을 사용하여 무선 수신기를 설계하는 분야에 관한 것이다.
이하의 참조 문헌들은 본 발명과 연관된 것이다.
(1) 에프 디 재거 "델타 변조 -- 하나의 유닛 코드를 사용한 PCM 전송방법" 필립스 조사보고서 1952년 7권 페이지 442-466
(2) 에이치 에스 맥도널드 "펄스 코드 변조 및 미분 펄스 코드 변조 부호기 (1968년 출원함) 1970년 미국 특허 번호 3,526,855
(3) 알 스틸, 델타 변조 시스템, 1975년 뉴욕 와일리
(4) 에이치 이노세 와이 야스데 및 제이 무라카미 "원격 측정 시스템 코드 변조 -△-∑ 변조" 미국 전기전자 통신학회 번역문. 우주 전자공학 원격측정법, 1962년 9월 세트-8권, 페이지 204-209
(5) 에스 케이 툭스버리 및 알 더블유 할록 "오버샘플링된 선형 예측 및 차수 N>1의 노이즈 형성 코더" 미국 전기전자 통신학회 번역문. 회로 시스템, 1978년 7월 CAS-25권 페이지 436-447
(6) 디 비 라이버, "다단계 대역통과 델타 시그마 변조기" 미국 전기전자 통신학회 번역문. 회로 시스템, 1994년 6월 41권 페이지 402-405
(7) 에이 엠 더스톤, "디지털 무선용 시그마 델타 IF A-D 변환기" 마르코니의 조사 및 프레시의 조사 보고서를 통합하는 GEC 정기간행물, 1995년 12권 번호2 페이지 76-85
(8) 엔 반 베이벨 등, "셀룰러 전화통신용 아날로그/디지털 인터페이스" 미국 전기전자 통신학회 커스텀 집적 회로 회의, 1994년 페이지 16.5.1-16.5.4
무선 주파수(RF) 수신기의 구현에 있어서 디지털 신호 프로세싱(DSP) 기술을 사용하는 데에는 많은 이점이 있다. 그러나, 이 이점을 이용하는 것은 아날로그로부터 디지털 영역으로 신호를 효과적으로 변환하는 능력에 상당히 의존한다.
종래 RF 수신기 구현에 있어서, 수신된 신호는, 아날로그 회로를 사용한 1회 이상의 중간 주파수(IF)로의 변환을 통해, 베이스밴드의 동위상 성분(I) 및 직각 성분(Q)으로 다운컨버팅되고, 그 후 베이스밴드에서 동작하는 한쌍의 펄스 부호화 변조기(PCM)형의 아날로그 - 디지털 A/D 변환기를 사용하여 디지털 영역으로 변환된다. 이 설계 방식의 사용에는 가능한 성능을 제한하는 몇가지 성능 저하의 원인이 존재한다. 신호를 혼합하여, I 및 Q 베이스밴드 성분을 생성하는 로컬 발진기에서 상 에러가 발생하면, IF의 중심 주파수 보다 높은 신호 성분과 낮은 신호 성분을 판별하는 수신기의 성능이 손상될 수 있다. 예를 들어, 40dB의 (I-Q) 판별을 얻기 위해서는, 이 로컬 발진기가 에이징(aging), 온도 및 제조 허용 오차에 의한 모든 편차를 포함하여, 0.5도의 범위 내에서 직교하는 것이 필요하다. 이 상 정확도는 A/D 변환 기능을 포함하는 한쌍의 아날로그 경로의 전체에 걸쳐 유지되어야 한다. 유사하게, 2개의 A/D 변환기사이의 이득 부정합을 포함하는 2개의 아날로그 경로의 진폭 응답은, 수신기의 (I-Q) 판별을 유지하기 위해 잘 정합되어야 한다.또한, 40dB의 판별을 얻기 위해, 2개 경로의 진폭 응답을 0.1dB미만으로 정합시키는 것이 필요하다. 그런 허용 오차는 가능하며 교정 루틴을 사용함으로써, 이것 이상으로 할 수 있다. 그러나, 한쌍의 디지털 경로에서 이 허용 오차를 얻는 것은 일상적 작업이고, 이것은 IF 신호를 직접 디지털화하고 이에 따라 이러한 밸런스의 문제 전부를 회피하려고 하는 동기를 제공한다.
종래 PCM 형 다중 비트 A/D 변환기를 사용하여 수신 IF 신호를 직접 A/D 변환하는 설계 방식에서, IF/베이스밴드 아날로그 회로는 필요하지 않다. 민감한 RF 회로의 근방에 상당한 수의 고속 디지털 스위치를 배치하면 간섭을 초래하지만, 그 잠재적인 이점이 새로운 설계상의 어려움보다 크다고 생각되는 경우가 많다. IF 신호의 디지털 프로세싱에 의해 발생되는 또다른 문제는 고속 A/D 변환를 요구한다는 것인데, 이 문제는 수신기의 초기 단계에서 더 높은 선형성이 요구되는 것에 의해 배가된다. 종래 다중 비트 A/D 변환기는 사용가능한 신호 베이스밴드가 샘플링 주파수의 1/2과 같고, 안티앨리어스 필터링에 허용되는 마진보다 작은 특성을 가지고 있다. 변환기의 대역폭과 해상도와의 적(product)(또는 동적 범위)은 변환기의 성능 척도이며, 이것은 시장 가격 및 디바이스 설계의 어려움에 특히 반영될 것이다. 전형적인 IF 신호가 반송파 주파수에 비교하여 협대역이므로, 광대역 다중 비트 변환기의 사용은 특정 문제에 대한 최적 부호화 해결법으로는 되지 않는다. A/D 변환기의 프로세싱 오버헤드를 어느 정도 감소시키는 것은 반송파 주파수가 샘플링 주파수보다 높은 서브샘플링 모드(subsampling mode)에서 동작시킴으로써 이뤄질 수 있다. 그러나, 대역폭 및 동적 범위 설계 목표를 이 방법으로 달성하기 위해서는,다른 채널이 통과대역으로 앨리어싱하는 것을 막기 위해 변환 전의 채널 필터링을 강화할 필요가 있고, 그 결과 비용 및 전력 소비가 증대된다.
예측 및 보간 부호화의 원리에 의해 설계되고 전통적으로 베이스밴드 신호(특히, 오디오)에 대해서 동작하는 A/D 변환기(델타 변환기 및 시그마 델타 변환기 등)는, 주목할만한 특성을 나타낸다(전술한 참조문헌을 보라). 첫째, 이것은 세밀한 레벨 양자화라기보다 세밀한 시간 양자화에 의해 부호화 정밀도를 달성하는 오버샘플링 부호화 기술이다. 따라서, 소정의 샘플링 주파수에서, 사용가능한 대역폭이 표준 펄스 부호 변조(PCM) 기술과 비교하여 상당히 좁아진다. 그 필요조건의 절충(trade-off)은 낮은 허용 오차 성분에 맞춰진 단순한 설계에 의해 나타난다. 따라서, 이와 같은 변환기에 필요한 아날로그 필터링은 일반적으로, 비교적 간단하다.
이 형태의 부호화의 두 번째 이점은 고유의 선형성이다. 다중 비트 변환기는 구성요소 허용 오차에 상당히 민감하며, 아날로그 영역 및 디지털 영역간 비선형 매핑은 회피하기 어렵다. 이 영향에 맞서는 하나의 유효한 수단은 입력 신호로부터의 비선형성을 효과적으로 상관해제하고 영향을 주지 않을 만큼의 노이즈 소스로 감소시키는 고레벨의 추가 디서(DITHER)의 사용이다. 이 기술을 사용하여, 부호기 로부터 비선형 영향을 제거할 수 있으나, 제한하는 성능은 궁극적으로 PCM 코드의 동작이고, 이것 자체가 등간격의 무선 채널을 포함하는 응용에 있어서 곤란하게 되기 쉬운 상당히 상관된 왜곡을 야기한다.
고주파 IF의 아날로그 - 디지털 변환에 있어서 보간형 부호기(즉, 시그마 델타 변환기)의 사용은, 앞서 언급된 마지막 2개의 참조문헌과 같은 많은 문헌에서 주장되어왔다. 이 기술의 이점이 이들 문헌에 명확히 서술되지만, 저 비용 및 저 전력 소비의 목표에 중점을 두는 설계자에 의해 극복되어야만 하는 실시상의 난제가 다수 남아 있다. 이들 난제와 가장 관련이 깊은 사실은, 이 기술이 IF 신호의 오버샘플링된 단일 비트(1 비트)디지털 표현을 궁극적으로 발생시키지만, 이 신호는 먼저 처음에, 아날로그 연속 시간 표현에서 아날로그 이산 시간 표현으로 변환되어야 하며, 그후 정교한 이산 시간 아날로그 회로에 의해 처리되어, 디지털 영역으로 매핑된다(즉, 양자화 또는 디지털화됨). 게다가, 이들 기술에 의해 제공된 고 동적 범위 및 저 양자화 노이즈 이점을 얻기 위해서는 복잡성을 상당히 증가시키는 고차 부호화 루프의 실시가 요구되는 경우가 많다.
본 발명은 간단한 다운컨버팅 A/D 변환기를 구현하기 위해 예측 부호화 원리를 이용한다. 예측 루프내에 샘플러(sampler)를 배치함으로써, DSP 기술을 사용하여 예측 루프 필터를 구현할 수 있고, 따라서 이산 시간 아날로그 회로의 사용으로 도입된 복잡성을 제거할 수 있다. 다음에, 예측 루프 필터의 출력을 아날로그 영역으로 D/A 변환기를 사용하여 재매핑함으로써, 예측 필터의 출력이 입력 아날로그 신호로부터 감산되어 예측 에러 신호가 생성된다. 따라서, 예측 에러 신호를 직접 샘플링하고, 예측 루프 필터의 출력을 저가의 다중 비트 D/A를 사용하여 아날로그 표현으로 변환하는 것에 의해, 이산 시간 아날로그 회로의 사용이 제거되고 변환기설계의 복잡성을 크게 감소된다.
예측 루프의 실시에 주로 DSP 기술을 사용함으로써, 이 기술에 의해 제공되는 유연성을 이용하여, 입력 신호의 특성에 정합되도록 디지털 예측 루프의 특성을 조절할 수 있게 된다. 이에 의해, 그다지 복잡하지 않는 저차 예측 루프를 이용하여, 높은 동적 범위 및 낮은 양자화 노이즈를 달성하는 것이 가능하게 된다.
본 발명의 디지털 예측 부호기의 동적 범위 성능은 루프의 디지털 출력을 이용하여, 예측 루프의 입력 앞에 배치된 가변 이득 증폭기를 제어하는 신호를 발생시킴으로써 더욱 확장된다.
게다가, 변환기의 DC 오프셋 성능은, 다양한 회로에 의해 도입되는 오프셋의 추정을 제공하는 데 사용되는 오프셋 널링(offset nulling) 디지털 신호 프로세싱 소자를 조합함으로써 크게 향상된다. 이 오프셋 추정치는 오프셋을 예측 필터의 출력과 디지털방식으로 조합함으로써 샘플러의 입력으로 다시 도입된다.
본 발명은 종래 기술 부문에 열거된 참조로 설명된 종래기술과 4개의 주요 측면에서 차별된다. 첫째, 예측 루프내에 샘플러를 배치함으로써, 예측 필터를 DSP 기술을 사용하여 구현할 수 있고, 따라서 전체 변환기의 복잡성을 감소시키고 또한 예측 필터 특성을 재 프로그래밍하는 데 유연성이 부여되고, 그 결과 변환기의 동적 범위 및 노이즈 성능이 향상된다. 둘째, 분수조파 모드(subharmonic mode)에서 예측 부호기를 동작시킴으로써, 예측 루프가 신호를 다운컨버팅하고 예측 디지털 필터의 구현에 사용되는 디지털 로직의 복잡성을 추가로 감소시킬 수 있다. 셋째, 입력 신호에 인가된 이득 레벨을 제어하는 데 디지털 예측 루프 출력을 사용함으로써, 변환기의 동적 범위를 더욱 증가시킬 수 있다. 넷째, 구현 회로의 불완전성에 의해 도입된 바이어스를 제거하는 내장 오프셋 널러(built-in offset nuller)를 도입함으로써 아날로그 - 디지털 변환 처리의 DC 오프셋 성능이 향상되도록 한다.
도 1은 본 발명의 다운컨버팅 디지타이저를 도시하는 블럭도,
도 2는 도 1의 샘플러에 대한 상세한 블럭도,
도 3은 도 1의 예측 필터의 일반적인 구조도,
도 4는 예측 필터 소자의 각 단이 2차 필터로서 구현되어 있는 도 3의 필터 단의 Z평면 표현도,
도 5는 예측 필터 차수를 1에서 2로 증가시킴으로써 얻어진 동적 범위 및 검출 대역폭의 향상을 도시하는 도표,
도 6은 AGC 루프의 블럭도,
도 7은 도 1의 디지털 직각 믹서의 바람직한 실시예를 도시한 도면,
도 8은 오프셋 널러(NULLER) 루프의 블록도,
도 9는 본 발명의 특정한 실시예를 도시하는 블록도,
도 10은 AGC 루프의 영향없이 도 9의 전형적인 예의 집적 회로로 측정한 동적 범위의 측정치를 도시하는 곡선도.
대부분의 수신기 설계에 있어서, 수신된 변조 신호는 중간 주파수(IF)로 다운컨버팅되고 필터링되어, 필요한 신호가 선택되고, 불필요한 인접 신호, 채널 유도성 노이즈 및 간섭이 배제된다. 최신 수신기에서, 다운컨버팅된 IF는 또한 베이스밴드로 다운컨버팅되고 디지털화되어, 디지털 복조기에 의해 처리된다. 베이스밴드 주파수에서 신호를 처리하는 것이 필요로 되는 것은 IF 신호의 직접 샘플링 및 그 결과의 샘플링된 IF의 처리에 필요한 높은 프로세싱 처리능력에 의해 유발되는 다수의 기술적 난제가 있기 때문이다.
밴드패스 샘플링에서 최근 진보가 있었다. 이것은 IF 신호를 직접 샘플링하는 개념을 도입하였다. 이 기술은 디지털 영역으로 IF 신호를 변환하는 데 대부분 아날로그 회로를 사용하며, 회피하고자 할때는 다소 비싼 구현비용이 발생하는 여러 가지 설계 구현상의 문제점에 직면하는 경향이 있다.
본 발명은, 변조된(IF) 반송파를 샘플링 및 베이스밴드 다운컨버팅할 수 있는 아날로그 - 디지털 변환기의 새로운 설계 실시형태를 도입한다. 본 발명이 커버하는 다운컨버팅 디지타이저는 다음의 3가지 프로세스를 실시한다:
1. 변조된 IF 신호를 디지털 표현으로 변환 (즉, 디지털화)
2. 변조된 IF 신호를 베이스밴드의 동위상 성분(I) 및 직각 성분(Q)의 디지털 표현으로 다운컨버팅
3. 처리된 변조 IF 신호의 진폭을 자동제어하여, 디지털화 프로세스의 동적 범위를 확장하고 양자화 노이즈를 최소화함
도 1은 다음에 따르는 소자로 구성되는 본 발명의 다운컨버팅 디지타이저의 블럭도이다:
1. 이득 제어 로직(300)에 의해 발생된 제어 신호(310)에 따라서 변조된 IF 입력 신호의 진폭을 조절하는 디지털 제어형 가변 이득 증폭기(200)
2. 예측 필터의 출력 신호(410)를, 가변 이득 증폭기(200)의 이득 값을 설정하는 데 사용되는 제어 신호(310)로 변환하는 이득 제어 로직 소자(300)
3. 증폭기 출력 신호(210)를, 디지털 - 아날로그 변환기(DAC)(700)에 의해 아날로그 표현으로 변환된 디지털 가산소자(1200)의 출력과 결합함으로써 에러 신호(510)를 생성하는 아날로그 가산소자(500)
4. 아날로그 에러 신호(510)를 디지털 표현(810)으로 변환하는 샘플링 소자(800)
5. 샘플링된 에러 신호(810)의 앨리어싱된 성분을 이용하여, 변조된 IF 입력 신호(100)의 디지털로 표현된 예측을 구성하는 예측 디지털 필터(400)
6. 실시에 기인하는 오프셋 값을 계산하고 디지털 가산소자(1200)에 정정 신호를 제공하는 오프셋 널러(nuller) 소자(600)
7. 예측 필터 출력(400)에 반전된 오프셋 정정 신호(610)를 가산하여, DAC입력 신호(1210)를 제공하는 디지털 가산소자(1200)
8. 디지털 가산소자(1200)의 디지털 출력(1210)을 아날로그 표현(710)으로 변환하는 디지털 - 아날로그 변환기(DAC) 소자(700)
9. 예측 필터(410)의 출력을 혼합하여, 베이스밴드의 디지털 동위상 성분(I)(910) 및 직각 성분(Q)(920)으로 하는 디지털 직각 믹서(900)
10. (a) 불필요한 앨리어스 성분을 필터링으로 제거하고 (b) 샘플링 레이트를, 변조된 신호의 대역폭에 적당한 레이트까지 감소시키는 데 사용되는, 동위상(I)(910) 및 직각 위상(Q)(920) 베이스밴드 출력를 위한 2개의 레이트 감소 필터(1000, 1100)
다운컨버팅 디지타이저 전체로서, 아날로그 섹션, 디지털 섹션, 혼합 신호 섹션을 가진다. 본 발명에서, 디지털 신호 프로세싱 기술에 의해 제공된 유연성을 최대한 사용하기 위해 아날로그 섹션을 최소화한다. 도 1의 다운컨버팅 디지타이저의 아날로그 섹션은 가변 이득 증폭기(200) 및 아날로그 가산 노드(500)을 포함한다. 피드백 DAC(700)는, 피드백 경로에서 디지털로부터 아날로그 영역으로 신호를 변환하고, 샘플러(800)는 피드포워드 경로에서 아날로그로부터 디지털 영역으로 신호를 변환하는 혼합 신호 소자이다. 다운컨버팅 디지타이저의 모든 나머지 소자는 디지털 하드웨어를 사용하여 구현되고 샘플링 클록(50)의 레이트로 동작한다.
본 발명의 다운컨버팅 디지타이저의 동작은, 앞서 언급한 소자의 그룹을 각각 포함하는 3개의 루프 동작에 의해 잘 설명될 수 있다. 첫째, 예측 루프는 가산기(500), 샘플러(800), 예측 필터(400), 디지털 가산소자(1200) 및 피드백DAC(700)을 포함한다. 둘째, 오프셋 널링 루프는 오프셋 널러 소자(600), 디지털 가산소자(1200), DAC(700), 아날로그 가산소자(500), 및 샘플러(800)를 포함한다. 마지막으로, 자동 이득 제어(AGC) 루프는 AGC 제어 로직(300), 가변 이득 증폭기(200), 아날로그 가산소자(500), 샘플러(800), 및 예측 필터(400)를 포함한다.
다운컨버팅 디지타이저의 출력 신호(1010 및 1110)는 각기, 베이스밴드의 변조 동위상 성분(I) 및 직각 성분(Q)의 다중 비트 디지털 표현이다. 이 출력 신호는 디지털 복조기 부분에 통상 전송되어, 변조된 정보의 인출 및 검출이 실시된다.
본 발명의 다운컨버팅 디지타이저의 근본 원리는 예측 루프의 특성에 있다. 예측 루프는 입력 신호(100)의 예측(710)을 발생시킨다. 예측(710)이 가산기(500)에서 감산될 때, 예측 에러 신호(510)가 발생된다. 정상 상태의 동작 모드에서, 이 예측 루프는 예측 에러 신호(510)를 최소화시킨다. 이것이 완료되면, 예측 필터(400)의 출력은 아날로그 변조된 입력 신호의 디지털 표현이다. 루프 에러신호의 최소화는, 샘플러(800)에 의해 샘플링된 후의 변조된 반송파의 주파수에 예측 필터의 최대 주파수 응답을 배치함으로써 달성된다. 이 원리에 기초하여, 샘플러(800)는 다운컨버팅 디지타이저의 동작에 있어서 중대한 역할을 한다.
다운컨버팅 디지타이저의 동작은 정상상태에서 예측 에러 신호(510)를 최소화하는 것에 기초하므로, 이 에러 신호는 명목상 0으로 구동된다. 실시가 불완전하기 때문에, 오프셋이 발생한다. 이 오프셋에 의해 에러 신호가 그 공칭값 0으로부터 벗어나게 된다. 오프셋 널링 루프는 이 오프셋의 추정치를 발생시키고 에러 신호로부터 오프셋을 제거하도록 설계된다.
아날로그 입력 신호(100)의 디지털 표현으로의 성공적인 변환은 다운컨버팅 디지타이저의 동적 범위에 결정적으로 의존한다. 다운컨버팅 디지타이저는 피드백 경로 신호(410)를 통해 입력신호(100)의 디지털 예측을 발생시키는 원리에 따라 동작하므로, 이 예측은 AGC 증폭기를 적절한 이득값으로 설정하는 메트릭(metric)의 생성에 사용되도록 최대한 맞춰진다. AGC 루프의 목적은 예측 루프의 동적 범위내의 레벨에서 변조된 반송파(100)의 진폭을 유지하는 것이다.
샘플러 소자(800)
본 발명의 다운컨버팅 디지타이저는 최소화된 예측 루프 에러 신호를 샘플링하는 원리에 기초하여 동작하므로, 이 에러 신호는 1비트로 충분히 표현될 수 있고, 따라서 도 2에 도시된 바와 같이 리미터 증폭기(840) 및 'D' 플립플롭(850)로 구성되는 1비트 아날로그 - 디지털 변환기로서 저가의 샘플러의 구현을 가능하게 한다. 일반적으로, 본 발명의 어떤 특정한 응용은 다중 비트 샘플러로 구현될 수 있다. 그러나, 1비트 샘플러를 사용하는 다운컨버팅 디지타이저 실시의 설명은 이후의 바람직한 실시예의 설명에 근거하여 사용되며, 따라서 최저 비용으로 구현된다.
본 발명의 문맥의 범위내에서, 샘플러 소자는 루프 에러 신호를 아날로그 표현으로부터 디지털 표현으로 변환한다. 이 샘플링 프로세스의 결과로, 샘플러의 출력 신호(810)는 루프 에러 신호(510)의 앨리어스 성분을 포함한다. 본 발명의 예측구조는 변조된 반송파(100)의 fa로 표시된 최저 앨리어스 성분을 이용한다. 변조된 IF 반송파(100)의 주파수(fc), 샘플링 클록(50)의 주파수(fs) 및 앨리어스 성분(fa)의 사이에는 다음과 같은 관계가 있다.
(수학식 1)
fc= [m +n] fs, 및
앨리어스 성분 fa= n fs
m 은 정수이고, n은 - 1/2 ≤ n ≤ 1/2 인 분수이다. n = ± 1/4일 때, 예측 필터(400) 및 디지털 직각 믹서(900)의 구현 복잡성은 크게 감소된다.
리미터 증폭기(840)는 쌍상태 연속 시간 신호(bi-state continuous time signal)(841)를 발생시키고, 'D' 플립플롭은 이를 클록 에지에서 디지털 샘플로 변환시킨다.
도 2에 도시된 샘플러 설계에서, 1비트 ADC(830)는, 에러 신호(510)의 크기가 피드백 DAC(700)의 최하위 비트(LSB)의 크기보다 크게 되는 것을 제한하도록 설계된 고이득 증폭기(840)로서 구현된다. 고이득 증폭기(841)의 출력은 클록에지에서 'D' 플립플롭(850)에 의해 다시 샘플링된다. 이 플립플롭은, 증폭기 출력(841)이 그 전압 범위의 중앙보다 큰 때, 디지털 로직 "1"인 것으로 해석되며, 증폭기 출력(841)이 전압 범위의 중앙보다 작을 때, 디지털 로직 "0"인 것으로 해석되는 입력 임계값을 갖는다.
1비트 ADC의 구현에 사용되는 반도체 프로세스의 이득-대역폭 특성에 의존하여, 도 2에서 리미터 증폭기(840)의 앞에 트랙앤드홀드 회로(Track-and-Hold circuit)를 배치해야 할 경우가 있다. 트랙앤드홀드 회로는, 샘플링 주파수(fs)에서 동작할 때, 리미터 증폭기(840)의 구현에 사용되는 반도체 프로세스의 이득-대역폭 범위내에 있는 더 낮은 주파수(fa)의 앨리어스 성분을 리미터 증폭기에 효과적으로 부여한다. 1비트 ADC의 설계자는 IF의 중심 주파수, 샘플링 클록 주파수(fs), 및 1비트 ADC의 구현에 사용되는 반도체 프로세스의 이득-대역폭 특성에 따라, 트랙앤드홀드 회로의 필요성을 결정하는 절충 분석을 실행해야 한다.
예측 필터 소자(400)
예측 필터(400)는 본 발명의 동작에서 중심 역할을 한다. 1비트 샘플러(800)를 사용하여 에러 신호(510)를 연속 시간 아날로그 표현으로부터 샘플링된 디지털 표현으로 변환하므로, 루프의 예측 필터 소자는 디지털 신호 프로세싱 기술을 사용하여 구현된다. 예측 필터 소자는 다음 샘플링 시기에서 변조된 IF(100)의 예측이 발생하도록 설계된다. 본 발명의 문맥에서, 이것은, 이 주파수 영역에 있어, 샘플러(800)에 의해 샘플링된 후의 변조된 IF(100)의 앨리어스 성분(fa)의 중심 주파수와 일치하도록 예측 필터(400)의 폴(pole)을 배치시킴으로써 달성된다. 다음 샘플링 시기에서 변조된 IF(210)의 유효한 예측을 발생시키는 근본적인 필요조건은 변조(W)의 대역폭이 클록 레이트(fs)보다 상당히 작아져 클록 레이트(fs)가 반송파 주파수와 연관되는 것이다. 이 관계를 나타내면 다음과 같다..
(수학식 2)
W << fc= [m + n]fs및
m 은 정수이고, n은 - 1/2 ≤ n ≤ 1/2 인 분수이다. 앞서 언급하였듯이, n = ± 1/4일 때, 예측 필터(400) 및 디지털 직각 믹서(900)의 구현 복잡성은 크게 감소된다.
본 발명의 다운컨버팅 디지타이저의 구현이 어떠한 정수값 m에 대해서도 유효하지만, m ≥ 2로 하면, IF 중심 주파수(fc)보다 낮은 값으로 샘플링 클록 주파수를 선택할 수 있다. 이러한 선택에 의해, 다운컨버팅 디지타이저 설계 구현이 상당히 단순화되고, 이 다운컨버팅 디지타이저를 사용하여, 그렇지 않은 경우에 가능한 주파수보다 더 높은 주파수의 IF 신호를 디지털화하는 것이 가능하다. 이에 의해, IF 중심 주파수(fc)를 높게 유지하면서 다운컨버팅 디지타이저의 디지털 부분을 보다 낮은 클록 주파수(fs)(50)에서 동작하게 하는 이점이 생긴다. 보다 낮은 클록 주파수(fs)(50)에 의해, 전력 소비, 비용 및 다운컨버팅 디지타이저의 디지털 하드웨어의 복잡성이 저감된다. 보다 높은 IF (fc)는 비용 및 다운컨버팅 디지타이저에 선행하는 무선 주파수 구성 요소의 복잡성을 감소시킨다. 이 때문에, 시스템 설계자는 최저 비용의 디지털 하드웨어 설계를 이루는 값에서 샘플링 주파수를 선택하고, 동시에 최저 비용의 무선 설계를 이루는 값에서 IF 중심 주파수를 선택함으로써, 시스템의 총 비용 및 복잡성을 최소화할 수 있다.
예측 필터 소자(400)의 일반적인 구조가 도 3에 도시되어 있다. 예측 필터 소자 구조는, Z평면 전달 함수가 Ak(z)(k = 0에서 k-1임)이고 k가 예측 필터 소자의 차수를 나타내는 필터 단의 캐스케이드이다. 각 단의 출력은, 가산되어 예측 필터의 출력을 생성하기 전에 이득 계수(ak)에 의해 가중된다.
도 3의 필터 단에 표현되어 있듯이, 예측 필터 소자의 각 단은, 복소 폴 쌍(complex pole pair)이 도 4에 도시된 것처럼 Z평면에 위치해 있는 2차 필터로서 구현된다.
필터 계수(b1)k를 조절함으로써 양의 실수축 및 폴에 대한 반경간의 각도가 변화된다. 이것은 필터 단의 공진 주파수(f0)k를 결정한다. 필터 계수(b2)k를 조절함으로써 Z평면의 원점으로부터 폴 쌍까지의 반경이 변화된다. 이것은 필터 단의 3dB 대역폭(BW3dB)k을 결정한다. 이러한 관계는 다음에 따르는 수학식(3)에 의해 정의된다.
k번째 필터 단의 Q값은 다음과 같이 표현된다:
(수학식 3)
폴의 위치는 예측 필터(400)의 주파수 응답을 결정한다. 예측 필터 단의 최대 주파수 응답은 샘플링된 변조 IF(fa)의 중심 주파수 또는 이 주파수 근처에 위치한다. 폴의 정확한 위치는 중요한 신호의 특성에 의해 결정된다.
예측 필터 소자(400)는 디지털 신호 프로세싱 기술을 사용하여 구현되므로, 최대 성능을 얻도록 폴을 배치할 수 있다. 온도, 프로세스, 에이징등으로 기인하는 구성요소 변동에 의해 필터가 불안정하게 될 수 있기 때문에, 아날로그 구현에 있어서 이러한 폴 배치가 가능하지 않을 수 있다. 게다가, 디지털 방식의 실시 형태로 하면, 필터 계수를 변화시킴으로써 필터 응답을 재프로그램할 수 있고, 이에 따라, 예측 필터 특성이 입력 신호(100)와 일치될 수 있게 된다.
본 발명에 의해 실현될 수 있는 주요 이점중 하나는 예측 필터(400)가 디지털 필터로서 구현된다는 것이다. 아날로그 설계와는 달리, 필터 주파수 응답은 프로세스, 온도 및 에이징에 따른 성능 변화에 영향을 받지 않는다. 게다가, 변조된 IF(100)와 일치시키기 위해 예측 필터 응답은 재프로그램될 수 있다. 본 발명의 문맥에서, 도 3의 일반화된 예측 구조의 이하의 파라미터는 재프로그램될 수 있다:
K = 필터 단의 수
ak= 각 단계에 대한 가중 이득
(f0)k= 각 필터 단의 중심 주파수
(BW3dB) = 각 필터 단의 대역폭
이 파라미터를 재프로그래밍함으로써, 본 발명의 예측 루프의 주파수 응답은 변경할 수 있다. 이것은, 초기화시에 실시될 수 있거나 또는 수학식(2)에 기술된 관계를 구현함으로써 이들 설정값을 도출하는 외부 알고리즘을 통해 동적으로 실시될 수 있다.
종래의 광대역 아날로그 - 디지털 변환기는 샘플링된 신호의 나이퀴스트 대역폭 양자화 노이즈를 0Hz ~ fs/2 전체에 걸친 신호의 디지털 표현에 양자화 노이즈를 부가한다. 한편, 본 발명의 디지털 예측 루프는 양자화 노이즈를 더 좁은 협대역폭으로 제한하는 고유 이점을 가진다. 이 노이즈는 일반적으로, 나이퀴스트 대역폭보다 훨씬 작은 대역폭을 점유한다. 예측 루프에 이어지는 디지털 프로세스의 광대역 노이즈를 이와 같이 저감함으로써 이후의 디지털 신호 프로세싱 소자에 걸리는 설계 제약조건이 완화된다. 이 협대역 노이즈 속성은 앞서 언급한 동적 주파수 응답의 조절동안 유지된다.
본 발명의 동적 주파수 응답 조절 특성은 많은 응용에 있어서 유용하다. 예를 들면, 외부 알고리즘을 사용하여 변조된 IF(100)의 순간 반송파 주파수를 추적함으로써, 수학식(3)에 나타난 계산 알고리즘을 사용하여, 도플러 효과, 송신기/수신기 발진기 변동 등에 의해 반송파 주파수가 변화함에 따라 예측 필터 단(f0)k의 중심 주파수가 이 반송파 주파수에 추종되도록 예측 필터의 계수 (b1)k및 (b2)k를 동적으로 조절할 수 있다. 이에 의해, 다운컨버팅 디지타이저는 변조된 IF(100)의 디지털 표현(410)의 신호 대 양자화 노이즈 비율을 높게 유지할 수 있다.
본 발명의 동적 주파수 응답 조절 특성의 또다른 응용은, 셀룰러 전화통신과 같은 다중 채널 수신기 응용에 있어서 신호를 간섭함에 의해 초래된 왜곡을 감소시키는데 사용될 수 있다는 것이다. 간섭에 있어서, 외부 알고리즘은 간섭 신호가 보다 잘 측정되도록 예측 필터 파라미터를 조절할 수 있고, 이에 따라, 문제의 신호에 언듀(undo) 왜곡없이 이후의 디지털 필터링을 통해 이들 신호를 제거할 수 있다. 이러한 외부 알고리즘은, 예측 필터 구조(400)의 연속 단의 출력에서 신호 파워를 비교함으로써 인접 채널 간섭 레벨의 메트릭을 도출할 수 있다. 이 비교에 의해, 강한 인접 채널 간섭의 존재가 표시되는 때, 수학식(3)의 계산 알고리즘을 사용하여 예측 필터 계수 (b1)k및 (b2)k가 동적으로 조절되어, 예측 필터 단의 유효 대역폭(BW3dB)이 증가된다. 예측 필터의 유효 대역폭의 증가는 경사 과부하 및 상호변조 효과와 같은 강한 인접 채널 간섭의 존재에 의해 초래되는 바람직하지 않은 효과를 방지한다. 따라서, 예측 디지털 필터의 주파수 응답의 동적 조절을 가능하게 함으로써, 본 발명의 다운컨버팅 디지타이저를, 간섭이 정상 레벨내에 있을 때 더 높은 동적 범위를 유지하면서, 흔하지 않은 인접 채널 간섭의 증가에 동적으로응답하도록 설계할 수 있다.
예측 필터(400)의 디지털 구현하는데 있어서 추가 이점은 워드 길이의 확장이라는 것이다. 환언하면, 예측 필터(400)의 출력 샘플이 다중 비트로 이루어지면서, 예측 필터로의 입력 샘플(810)이 1비트의 양자화된 신호로서 이루어질 수 있다는 것이다. 샘플러를 1비트 샘플러로서 구현가능하게 함으로써, 본 발명은 성능을 희생하지 않고서 샘플링 소자를 간략화함으로써 구현 비용을 저감시킨다. 게다가, 예측 필터(400)의 이 워드 길이 확장 특성은 디지털 표현(410)의 정밀도를 향상시킨다.
디지털 신호 프로세싱 시스템에 있어서 신호의 동적 범위는 디지털 표현에서의 비트수에 의해 결정된다. 1비트의 추가는 동적 범위를 약 6dB를 증대시킨다. 예측 필터(400)는 워드 길이를 확장하고, 그 결과 신호의 디지털 표현(410)의 동적 범위가 크게 된다. 본 발명의 동적 범위는 예측 필터로부터 DAC(700)로 입력되는 피드백 신호(410)에 사용되는 비트수에 의해서도 일부 결정된다. 이 비트수의 결정은 다음의 인자, 즉 (1) 피드백 DAC(700)의 구현 비용; (2) 동적 범위의 필요조건 및 (3) 예측 필터(400)의 복잡성에 기초한다.
도 5는 예측 필터(400)의 차수를 1에서 2로 증가시킴으로써 얻어진 동적 범위 및 검출 대역폭의 향상을 도시한다. 이러한 향상은 양자화 에러 신호(810)의 파워 스펙트럼 밀도를 재성형(reshape)함으로써 이뤄진다. 이들 플롯(plot)은 예측 루프의 입력이 피드백 DAC(700)의 LSB(△)과 동등한 제곱평균 제곱근(rms)값을 가진 가법 백색 가우스 노이즈(AWGN)로 이루어지는 때의 이 샘플러 출력의 파워 스펙트럼 밀도를 도시한다. 파워 스펙트럼의 플롯은 2차 예측 필터를 사용한 경우의 양자화 노이즈가 샘플링 대역폭의 넓은 주파수 범위에서 낮은 레벨에 있음을 도시한다. 이 루프에서는 예측 필터의 차수가 높을수록 문제의 대역폭으로부터 보다 많은 노이즈가 밀려 나오며, 따라서, 양자화 에러 신호 스펙트럼에서 노치가 발생한다. 2차 예측 필터는 더 넓은 노치를 발전시킨다. 노치의 크기 및 형태는 루프가 중심 주파수(fa) 근방의 샘플링된 신호의 양자화 노이즈를 최소화하는 정도를 결정한다. 이것은 예측 필터(400)가 다음 샘플링 시기에서 신호를 얼마나 잘 추정하고 있는지를 나타낸다.
예측 필터 소자(400)는 루프내의 2개의 기능을 수행한다. 첫째, 다음 샘플링 시기에서 입력 신호(100)의 추정을 생성한다. 둘째, 예측 필터 소자(400)가 신호(410)의 디지털 표현의 워드 길이를 증가시키면서, 양자화 노이즈를 필터링하여 제거한다. 출력 신호의 노이즈 대역폭을 낮추는 것은 예측 루프의 두번째 기능이다. 종래 아날로그 - 디지털 변환기는 수학식(4)의 파워를 갖는 양자화 노이즈를 주입한다.
(수학식 4)
종래 ADC에 대해 입력에서 나타나는 열 노이즈는 샘플링되어 출력된다. 다운컨버팅 디지타이저는 문제의 신호에 맞춰 조절된 협대역 대역 통과 필터인 예측 필터(400)에 샘플링된 신호(810)를 통과시킴으로써 출력을 생성한다. 따라서, 원하는 신호를 포함하는 밴드의 외측의 노이즈 성분은 예측 필터에서 상당히 감쇠된다. 추가의 대역 필터링은 레이트 감소 필터(1000, 1100)에 의해 제공된다. 예측 필터는 샘플링된 신호의 워드 길이를 증가시키므로, 신호 표현의 LSB의 크기는 감소되고 따라서 양자화 노이즈 파워는 (수학식 4로부터) 감소된다. 게다가, 예측 필터 폴을 구체적으로 선택함으로써, 변조된 신호 대역폭 근방의 외측에 있는 입력 열 노이즈 및 양자화 노이즈를 또한 감소시키도록 예측 루프 전체를 구성할 수 있다. 이 노이즈 성형 특성은 예측 필터의 폴이 z평면 단위원의 내부에 위치해야 한다는 것을 요구한다.
전형적으로, 아날로그 - 디지털 변환기는 동적 범위와 검출 대역폭 간에 절충 관계가 있다. 본 발명의 다운컨버팅 디지타이저의 동적 범위는 노치의 폭이 신호 대역폭과 같은 점 보다 위의 노치의 깊이에 의해 결정된다. 예측 필터(400)의 차수를 증가시킴으로써, 양자화 에러 신호 스펙트럼에서 노치는 깊고 넓게 된다. 따라서 2차 예측 필터는 1차 예측 필터에 비해 상당한 성능 개선을 보인다. 2차 예측 필터에 의해 제공된 보다 깊은 노치는 보다 큰 동적 범위를 실현한다. 노치의 폭이 넓을 수록 보다 넓은 대역폭의 신호를 보다 높은 정확성 및 정밀도로 표현할 수 있다.
본 발명의 예측 필터 출력(410)은 높은 동적 범위를 가지므로, DAC(400)는 동일한 동적 범위를 지원해야한다. 동적 범위가 넓고 고속인 DACs는, 유사한 크기 및 속도를 갖는 종래의 아날로그 - 디지털 변환기보다 구현하기에 훨씬 더 경제적이다. 사실상, 본 발명은 작은 구현 복잡성 및 비용을 갖는 높은 동적 범위 DACs를, 높은 동적 범위, 넓은 검출 대역폭의 아날로그 - 디지털 변환기를 구현하는 소자로서 이용한다.
하드웨어 구현의 다이(DIE) 크기를 고려하여, 디지털 예측 필터(400) 및 다중 비트 DAC(700)는 다른 오버샘플링 구현과 비교할 때 여러 이점을 제공한다. 예를 들어, 아날로그 - 디지털 변환기의 전형적인 구현형태에서는, 필터링 및 신호 가산 또는 감산 기능을 구현하는 데 교환 커패시터를 이용한다. 이러한 방식은 교환 커패시터를 구현하는 데 상당한 다이 영역을 이용할 필요가 있다. 대조적으로, 본 발명의 DACs(700)는 필적하는 오버샘플링된 변환기의 교환 커패시터 구조에 사용되는 다이 영역의 일부분에 구현될 수 있다. 게다가, 예측 구조의 디지털 실시 형태는 최소 기능 크기의 트랜지스터를 사용하여 구현될 수 있고, 그 결과 예측 필터(400)를 구현하는 디지털 로직이 점유하는 다이 영역은 극히 작게 된다.
본 발명의 실시 비용은 샘플링된 변조 반송파(fa)의 주파수를 fs/4로 선택함으로써 추가로 감소될 수 있다. 예측 필터 단 (f0)k의 중심 주파수를 fa= fs/4과 동일하게 선택하면, 예측 필터에서 미소 이득 값을 생성함으로써 실시 형태를 크게 단순화할 수 있다. 이것은 차후 설명되는 실시예에서 도시된다.
디지털 - 아날로그 변환기 (DAC)(700)
이 소자는 예측 필터 출력(410)과 오프셋 널러 정정 신호(610)와의 합의 디지털 표현(1210)을 아날로그 표현(710)으로 변환한다. DAC(700)의 비트수는, DAC(700)에 의해 도입되는 양자화 노이즈가 DAC 앞의 예측 필터(400)의 양자화 노이즈 및 예측 노이즈보다 확실히 작게 되도록 선택된다.
디지털 가산 소자 (1200)
디지털 가산 소자(1200)는 오프셋 널링 정정 신호(610)를 예측 필터 출력(410)에 가산하여, DAC 입력 신호(1210)를 제공한다.
아날로그 가산 소자 (500)
아날로그 가산 소자는 예측 신호(710)의 아날로그 표현을 증폭된 변조 IF 신호(210)에 부가함으로써 에러 신호(510)를 발생시킨다. 예측 루프에 따른 총 지연시간은 2 클록 사이클로 유지된다. 이 지연의 효과에 의해, fa= fs/4로 선택하면, 피드백 신호(710)의 부호가 반전된다. 이것은 아날로그 가산 노드(500)에서 단순히 신호(710)를 신호(210)에 가산함으로써 부의 피드백을 실현할 수 있다.
자동 이득 제어 로직 (300)
수신기의 동적 범위의 필요조건은 전형적으로 아날로그 - 디지털 변환기만으로 달성가능한 동적 범위 보다 훨씬 더 크다. 수신된 신호의 동적 범위는 2개의 기여 인자(two contributing factors)에 의해 구동된다. 제 1 인자는, 변조된 정보를포함하는 고속으로 변하는 성분(a rapidly varying component)이다. 동적 범위의 이 성분은 순간 동적 범위로 불린다. 제 2 인자는 외부 효과로 인해 느리게 변하는성분으로서, 변조된 정보에 관한 어떠한 유용한 정보를 반송하지 않는 성분이다. 수신기는 양 성분 모두를 지원하는 데 충분한 동적 범위를 가져야 한다. 본 발명의 예측 루프에 의해 제공되는 동적 범위는 수신된 신호의 전체 동적 범위와 같거나 이보다 크게 설계될 수 있다. 그러나, 수신된 신호의 동적 범위는 변조에 관한 정보를 포함하지 않는 느리게 변하는 성분을 부분적으로 포함한다는 사실을 이용함으로써, 좀더 경제적인 방법을 실시할 수 있다. 그 성분은 예측 루프 앞의 자동 이득 제어(AGC) 루프로 제거될 수 있다. 예측 필터 출력(410)은 다운컨버팅 디지타이저의 입력에 대한 변조된 반송파(100)의 디지털 예측이므로, 이 신호는 AGC를 제어하는데 이상적이다.
AGC 루프의 목적은 예측 루프의 동적 범위내의 레벨에서 변조된 IF(100)의 크기를 유지하는 것이다. AGC 루프의 블록도가 도 6에 도시된다. AGC 루프는 AGC 제어 로직(300), 가변 이득 증폭기(200), 아날로그 가산 소자(500), 샘플링 소자(800), 및 예측 필터(400)을 포함한다. AGC 제어 로직 소자(300)는 파워 검출기(320), 가산 노드(330), AGC 루프 이득 소자(340), AGC 루프 필터(350), 및 이득 제어 부호기(360)를 포함한다. 파워 검출기(320)는 예측 필터 출력(410)의 파워의 추정치를 제공한다. AGC 루프는 파워 또는 크기를 포함하는 신호 레벨의 임의의 단조 함수로서 동작한다.
파워 검출기(321)의 출력은 외부에서 제공된 AGC 레벨 세트 포인트제어(370)와 비교되어, AGC 이득 조절 신호(331)를 생성한다 . AGC 레벨 세트 포인트 제어(370)는 AGC 출력 레벨(210)을 조절한다. AGC 제어 로직(300)은 증폭기 출력(210)에서의 신호 레벨이 AGC 레벨 세트 포인트 제어(370)의 신호 레벨과 일치하도록 AGC(200)의 이득을 설정한다. AGC 제어 로직(300)으로의 입력은 예측 필터 출력(410) 및 AGC 레벨 세트 포인트 제어(370)이다. AGC 이득 조절 신호(331)는 AGC 루프 이득 소자(34)에 의해 증폭된다. AGC 루프 이득 소자(34)에 의해 인가되는 이득은 루프 조정 시간을 결정한다.
증폭된 이득 조절 신호는 AGC 루프 필터(350)에 의해 필터링된다. AGC 루프는 신호 다이나믹스(signal dynamics)의 느린 변화에 응답하도록 설계되므로, AGC 루프 필터(350)는 파워 검출기의 출력(320)의 값을 평균함으로써, 파워 검출기의 출력(320)의 레이트를 감소시킨다. 부호기(310)는 가변 이득 증폭기(200)를 제어하는 데 적당한 형식으로 루프 필터 출력(341)을 변환시키는 소자이다.
가변 이득 증폭기 (200)
가변 이득 증폭기(200)는 AGC 제어 로직 출력(310)의 함수로서 수신된 신호(100)에 이득을 적용한다. 가변 이득 증폭기(200)는 수신된 신호(100)의 동적 범위의 느리게 변하는 성분을 완전히 제거하는 데 충분한 제어가능한 이득을 가진다.
오프셋 널러 (600)
모든 아날로그 - 디지털 변환기는, 내/외부적으로 발생한 오프셋으로 인해 약간의 성능 저하를 겪으며, 이러한 오프셋의 결과로 디지털화된 출력이 이상적인 값으로부터 벗어나게 된다. 이 오프셋은, 불필요한 아날로그 커플링을 통해 입력 신호에 부가된 샘플 클록 고조파의 앨리어싱 뿐만 아니라 프로세스, 온도, 및 에이징으로 인한 구성 요소의 변동으로부터 생길 수 있다. 이 오프셋은 검출 및 제거가 어려운 경향이 있다.
본 발명의 다운컨버팅 디지타이저의 이점은 아날로그 - 디지털 변환을 저해하는 오프셋을 자동으로 그리고 동적으로 검출 및 제거하는 집적된 오프셋 널러 소자(600)이다. 아날로그 - 디지털 변환기의 종래 구현 형태는 오프셋 에러의 영향을 동적으로 제거할 수 없다. 전형적인 아날로그 - 디지털 변환기는 교정(calibration)동안 변환기를 오프라인으로 할 필요가 있는 수동 교정 혹은 교정 모드를 요구한다. 이러한 종류의 교정은 비동적이며, 이 때문에 온도 및 에이징 영향을 받기 쉽고 궁극적으로는 오프셋으로 인한 약간의 성능 저하를 가져온다.
다운컨버팅 디지타이저의 오프셋 널러 소자(600)는 동작동안 오프셋을 결정하므로, 오프라인 모드의 수동 교정을 요구하지 않는다. 아날로그 - 디지털 변환 과정동안, 오프셋 널러는 오프셋의 크기를 계속적으로 측정하고 이를 제거한다.
오프셋 널러 루프의 블록도가 도 8에 도시되어 있다. 오프셋 널러 루프는 오프셋 널러 소자(600), 디지털 가산 소자(1200), DAC(700), 아날로그 가산 소자(500), 및 샘플러(800)를 포함한다.
오프셋이 없는 경우, 예측 루프 동작에 의해 루프 에러 신호(510)가 0으로 구동되고, 샘플러(800)로부터 출력되는 값의 평균은 0이어야 한다. 오프셋이 존재하면, 샘플러 출력의 평균값은 그 오프셋에 비례한다. 오프셋 널러(600)는 샘플러 출력을 평균하여, 오프셋 정정 신호(610)를 결정한다. 널러 루프 필터(620)는 샘플러 출력(800)의 평균을 계산한다. 측정된 오프셋 값은 이어서 디지털 이득(630)에 의해 증폭되고, 예측 필터의 출력과 결합되어 피드백 신호(1210)를 생성한다
디지털 직각 믹서 (DQM) (900)
DQM(900)의 기능은, 중심 주파수 (fa)를 갖는 예측 필터(400)의 출력을 베이스밴드의 동위상 성분(I) 및 직각 성분(Q)으로 다운컨버팅하는 것이다. 종래에, 베이스밴드로의 다운컨터팅은, 주파수(fa)를 중심 주파수로 하는 신호에 사인(fa) 및 코사인(fa)을 승산하여 (I) 및 (Q) 성분을 각기 생성할 필요가 있다. 본 발명에서, fa는 fs/4와 같도록 선택되므로, 클록(fs)에서 계산된 사인(fa) 및 코사인(fa)의 값은 fa의 한 사이클에 단순히 {0, 1, 0, -1}이다. 따라서, 본 발명에 의해 제공되는 fa= fs/4의 선택에 의해, DQM 소자(900)의 구현의 복잡성이 상당히 저감된다. 도 7에 도시되어있는 바와 같이, DQM의 구현은 예측 필터의 출력 샘플을 동위상 성분(I)(910) 또는 직각 성분(Q)(920) 중 어느 한 성분에 교대로 라우팅하는 단순한 회로이다. 이 2개의 출력 (I) 및 (Q)의 각각은 반전되어, 동위상 성분(I) 및 직각 성분(Q) 출력 샘플이 생성된다.
레이트 감소 필터(rate reduction filter) (1000, 1100)
레이트 감소 필터(1000 및 1100)는 2개의 기능, 즉 동위상 성분(I) 및 직각 성분(Q)의 필터링 및 샘플링 레이트의 저감이다. 레이트 감소 필터(1000, 1100)는 DQM(900)에서 발생한 2배 주파수 항(2 * fa)을 거부하도록 설계된다. 게다가, 레이트 감소 동작에는, 입력 신호가 필터링되어 샘플 레이트 감소로 인한 앨리어싱이 방지된다. 레이트 감소 필터에 의해 수행되는 필터링은 앨리어싱을 방지하기 위해 요구되는 것보다 상당히 크다. 이 디지털 필터는 관심을 갖는 신호를 감쇠없이 전달하도록 설계된다. 이 감쇠에 의해, 입력 신호보다 더 낮은 노이즈 대역폭을 갖는 샘플링된 신호를 제공하는 기능을 갖는 다운컨버팅 디지타이저가 제공된다.
샘플링 레이트 감소는 디지털화된 신호의 처리율을 감소시키도록 수행된다. 각 레이트 감소 필터(1000 및 1100)의 구현 형태는 동일하다. 이것은 디지털 방식으로 구현되므로, 다운컨버팅 디지타이저의 출력의 동위상 성분(I)(1010) 및 직각 성분(Q)(1110)은 아날로그 구현 형태에서 전형적으로 수반하는 이득 및 위상의 불균형으로 인한 손실을 겪지 않는다.
실시예
본 발명의 다운컨버팅 디지타이저는 무선 수화기의 일부로서 구현 및 검증되었다. 이 설계를 위한 반도체 프로세스는 2-폴리, 3 메탈, 0.6미크론의 CMOS이었다. 전체 회로를 혼합 신호 CMOS 집적 회로의 다른 기능과 함께 통합하여, 무선 수화기의 동작에 요구되는 설계 사양을 충족시키는 것을 검증하였다. 회로 구현의 상세부분은 도 9에 도시되어 있다.
도 9에 도시된 실시예에 있어서, 변조된 IF의 중심 주파수는 fc=82.8MHZ이고, 양측 대역폭이 30kHz이다. 이 특정한 설계에 있어서, 샘플링 레이트(fs)는 14.4MHZ로 선택되었다. 그 결과, fa는 3.6MHZ에서 스펙트럼 반전되었다. 이것은 아래식의 파라미터에 해당한다.
음의 부호는 스펙트럼 반전을 나타낸다.
선택된 반도체 프로세스의 이득-대역폭 특성, IF의 주파수, 및 샘플링 클록 주파수의 설계 절충 분석을 수행한 바, 트랙앤드홀드 회로가 샘플러에서 필요하다고 결정되었다. 도 9에 도시된 바와 같이, 샘플러(2800)는 트랙앤드홀드 회로의 뒤에 리미터 및 'D' 플립플롭을 접속하여 실시된다. 트랙앤드홀드 소자를 사용하는 것은 fc=82.8MHZ에서, 다음 샘플링 기간에서 리미터를 쌍상태 레벨로 안정되게 하는 데 충분한 이득-대역폭을 리미터의 CMOS 실시 형태가 갖지 않기 때문이다. 트랙앤드홀드 회로는 리미터가 'D'플립플롭에 의해 디지털 형식으로 변환되는 쌍상태 값을 구동할 수 있는 앨리어스 주파수 fa를 생성한다.
도 9에 도시된 예측 필터 구조(2410)의 계수는 아래와 같다:
a1= a2= 1
(b1)1= (b2)2= 0
(b2)1= (b2)2= 1
이 구현형태에 있어서, 에러 신호(2510)으로부터 예측 필터 출력의 아날로그 표현(2710)으로의 예측 루프에 따른 지연은 2 클록 기간이다. 따라서, DAC 출력(2710)은 가산기 소자(2500)에서 반송파로부터 감산되지 않고, 변조된 반송파(2100)에 가산된다.
전체 다운컨버팅 디지타이저의 필요한 동적 범위의 분석에 기초하여, DAC(2700)는 9비트 DAC로서 설계된다. 9비트 DAC(2700)는 250mV의 최대 피크 대 피크 출력 전압을 갖는다. DAC(700)는 그의 세틀링 시간(settling time)이, 1비트 ADC(2800)에 의한 정확한 변환을 위해 에러 신호(2510)가 확실히 안정되도록 충분히 작게 설계된다.
오프셋 널링 소자의 출력(2610)은 디지털 형식으로 예측 필터의 출력에 가산된다. 다음에, DAC 출력이 아날로그 증폭된 변조 IF(2210)에 가산된다. 예측 필터 및 오프셋 널러의 결합 출력은 9비트 DAC를 사용하여 아날로그 표현으로 변환된다. 가산 소자는 널링 신호 및 예측 신호의 아날로그 표현(2710)을 증폭된 변조 IF(2210)에 가산함으로써 에러 신호(2510)를 발생시킨다.
AGC 제어 로직(2300)은 다단 증폭기(2200)를 제어하도록 설계된다. 가변 이득 증폭기(2200)의 다단 실시 형태에 의해 실현되는 총 이득은 최대값 71dB 및 최소값 -1dB를 갖는다. 다단 증폭기의 각 단은 디지털 형식으로 제어되며 2개의 공칭 이득값을 갖는다. 각 단의 공칭 이득값은 디지털 제어 로직 출력(2310)의 1비트를 사용하여 선택된다. 이 가변 이득 증폭기의 이득 단은 다음에 따르는 관계에 의해서 제어된다.
(표 1)
이득 단의 종류 디지털 '1' 디지털 '0'
조동(coarse) 7.0dB -3.0dB
중간 4.0dB 0dB
미세(fine) 3 0dB -2.0dB
미세 2 0dB -1.0dB
미세 1 0dB -0.5dB
미세 0 0dB -0.25dB
DQM은 도 8에 도시된 바와 같이 구현된다. 레이트 감소 필터는 3개의 빗살(comb) 필터의 캐스케이드로서 구현된다. 레이트 감소 필터의 출력은 160ksps로 데시메이션(DECIMATE)된다. 레이트 감소후에, 이 샘플은 각각 10비트로 절사(TRUNCATE)된다.
도 9의 이 실시예의 집적 회로에 의해 달성되는 동적 범위의 측정치는 AGC 루프의 영향없이 도 10에 도시된다.
이 도에 도시된 바와 같이, 구현된 다운컨버팅 디지타이저는 52dB 이상의 동적 범위를 제공한다. 이것은, 감소된 노이즈 성능으로 IF로부터 베이스밴드로 다운컨버팅을 동시에 수행하는 이중 8비트 베이스밴드 아날로그 - 디지털 변환기에 의해 제공되는 동적 범위 성능에 상응한다. 설계된 AGC 루프는 이 동적 범위를124dB이상까지 확장시킨다.
본 발명의 바람직한 실시예가 기재되고 설명되었지만, 본 발명의 사상 및 범주를 벗어나지 않고서 형태 및 세부사항의 다양한 변화가 이루어질 수 있음을 당업자는 이해할 것이다.
본 발명은 종래 기술 부문에 열거된 참조로 설명된 종래기술과 4개의 주요 측면에서 차별된다. 첫째, 예측 루프내에 샘플러를 배치함으로써, 예측 필터를 DSP 기술을 사용하여 구현할 수 있고, 따라서 전체 변환기의 복잡성을 감소시키고 또한 예측 필터 특성을 재 프로그래밍하는 데 유연성이 부여되고, 그 결과 변환기의 동적 범위 및 노이즈 성능이 향상된다. 둘째, 분수조파 모드(subharmonic mode)에서 예측 부호기를 동작시킴으로써, 예측 루프가 신호를 다운컨버팅하고 예측 디지털 필터의 구현에 사용되는 디지털 로직의 복잡성을 추가로 감소시킬 수 있다. 셋째, 입력 신호에 인가된 이득 레벨을 제어하는 데 디지털 예측 루프 출력을 사용함으로써, 변환기의 동적 범위를 더욱 증가시킬 수 있다. 넷째, 구현 회로의 불완전성에 의해 도입된 바이어스를 제거하는 내장 오프셋 널러(built-in offset nuller)를 도입함으로써 아날로그 - 디지털 변환 처리의 DC 오프셋 성능이 향상되도록 한다.

Claims (19)

  1. 다운컨버팅 디지타이저로서,
    이득이 자동 이득 제어 루프에 의해 제어되는 가변 이득 증폭기로서, 변조된 반송파 신호를 수신하도록 결합된 가변 이득 증폭기와,
    상기 가변 이득 증폭기의 출력에 결합되고, 상기 변조된 반송파 신호를 예측하는 서브샘플링 예측 루프(subsampling predictive loop)와,
    상기 서브샘플링 예측 루프의 출력에 결합된 디지털 직각 믹서(digital quadrature mixer)와,
    상기 디지털 직각 믹서의 각 출력에 결합된 레이트 감소 필터(rate reduction filter)
    를 포함하는 다운컨버팅 디지타이저.
  2. 제 1 항에 있어서,
    상기 서브샘플링 예측 루프는 상기 서브샘플링 예측 루프 내에 샘플러를 포함하는 다운컨버팅 디지타이저.
  3. 제 2 항에 있어서,
    상기 서브샘플링 예측 루프는 상기 샘플러의 출력에 결합된 예측 필터를 포함하며, 상기 예측 필터의 출력은 디지털 - 아날로그 변환기에 결합되고, 상기 디지털 - 아날로그 변환기의 출력은 상기 가변 이득 증폭기의 출력으로부터 감산되어, 상기 샘플러에 대한 입력을 제공하는 다운컨버팅 디지타이저.
  4. 제 3 항에 있어서,
    상기 자동 이득 제어 루프는 상기 예측 필터의 출력을 이용하여, 상기 가변 이득 증폭기에 자동 이득 제어 신호를 제공하는 다운컨버팅 디지타이저.
  5. 제 3 항에 있어서,
    상기 예측 필터의 출력은 상기 샘플러의 출력보다 비트 수가 더 많은 디지털 워드인 다운컨버팅 디지타이저.
  6. 제 5 항에 있어서,
    상기 샘플러는 1비트 샘플러인 다운컨버팅 디지타이저.
  7. 제 3 항에 있어서,
    상기 샘플러의 출력에 응답하여, 오프셋 정정 신호를 상기 샘플러의 입력에 결합하는 오프셋 널러(offset nuller)를 더 포함하는 다운컨버팅 디지타이저.
  8. 제 7 항에 있어서,
    상기 오프셋 널러는 상기 샘플러의 출력중의 오프셋에 응답한 디지털 출력을 제공하고, 상기 디지털 - 아날로그 변환기에 결합하기 전에 상기 예측 필터의 출력을 상기 오프셋 널러의 출력에 결합하며, 상기 디지털 - 아날로그 변환기로의 입력의 비트수는 상기 디지털 - 아날로그 변환기에 의해 도입되는 양자화 노이즈가 상기 예측 필터의 양자화 노이즈 및 예측 노이즈보다 확실히 낮도록 충분한 수인 다운컨버팅 디지타이저.
  9. 제 3 항에 있어서,
    상기 예측 루프의 총 지연 시간은 2 샘플 클록 사이클이고, 샘플링 레이트가 상기 변조된 반송파의 가장 낮은 앨리어스 성분의 4배인 다운컨버팅 디지타이저.
  10. 제 9 항에 있어서,
    상기 디지털 직각 믹서는 상기 샘플링 레이트에서 이에 입력되는 입력 신호를, 각각의 채널로 교대로 유도하고 각 채널에 유도된 신호를 교대로 반전시킴으로써, 이 신호에 시퀀스 0,1,0,-1 및 1,0,-1,0를 승산하는 다운컨버팅 디지타이저.
  11. 제 10 항에 있어서,
    상기 레이트 감소 필터는 상기 디지털 직각 믹서에서 발생된 가장 낮은 앨리어스의 2배인 이중 주파수 항을 배제하도록 설계되는 다운컨버팅 디지타이저.
  12. 제 3 항에 있어서,
    상기 샘플러는 1비트 샘플러인 다운컨버팅 디지타이저.
  13. 제 12 항에 있어서,
    상기 샘플러는 상기 변조된 반송파의 중심 주파수(fc)보다 작은 주파수(fs)에서 동작하는 다운컨버팅 디지타이저.
  14. 다운컨버팅 및 디지타이징 방법으로서,
    중심 주파수 fc를 갖는 변조된 반송파 신호를 아날로그 가산 소자에 결합하는 단계와,
    샘플러, 예측 필터, 디지털 - 아날로그 변환기를 제공하는 단계와,
    상기 주파수fc보다 낮은 샘플러 클록 주파수로 상기 샘플러를 동작시키는 단계를 포함하며,
    상기 샘플러는 아날로그 입력을 샘플링하고 이에 응답하여 디지털화된 출력을 제공하며, 상기 예측 필터는 상기 샘플러의 디지털화된 출력을 수신하며, 상기 예측 필터의 출력은 상기 디지털 - 아날로그 변환기에 의해 아날로그로 변환되고 상기 아날로그 가산 소자에 의해 감산되도록 피드백되며, 상기 예측 필터는 상기 변조된 반송파 신호를 예측하는
    다운컨버팅 및 디지털화 방법.
  15. 제 14 항에 있어서,
    상기 예측 필터의 출력은 상기 샘플러의 출력보다 많은 비트를 갖는 다중 비트 워드인 다운컨버팅 및 디지털화 방법.
  16. 제 14 항에 있어서,
    상기 예측 필터는 디지털 프로세싱 기술을 사용하는 다운컨버팅 및 디지털화 방법.
  17. 제 16 항에 있어서,
    필터 단의 개수, 각 단의 가중 이득, 각 필터의 중심 주파수 및 예측 필터의 각 필터 단의 대역폭이 프로그래밍가능한 다운컨버팅 및 디지털화 방법.
  18. 제 17 항에 있어서,
    상기 예측 필터는 도플러 효과, 송신기/수신기 발진기 변동 및 상기 변조된 반송파의 특성 변화로 기인한 상기 변조된 반송파의 반송 주파수의 변화에 응답하여, 프로그래밍가능한 다운컨버팅 및 디지털화 방법.
  19. 제 16 항에 있어서,
    아날로그 가산 소자에 변조된 반송파를 결합하는 상기 단계는 원하는 변조된 반송파 및 적어도 하나의 인접하는 변조된 반송파를 상기 아날로그 가산 소자에 결합하는 단계를 포함하며, 상기 예측 필터 단의 폴(pole)은 변조된 채널 및 인접하는 변조된 반송파의 주파수와 일치하도록 프로그래밍가능한 다운컨버팅 및 디지털화하는 방법.
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