KR100373363B1 - 반도체소자의 콘택홀 형성방법 - Google Patents
반도체소자의 콘택홀 형성방법 Download PDFInfo
- Publication number
- KR100373363B1 KR100373363B1 KR10-1999-0025984A KR19990025984A KR100373363B1 KR 100373363 B1 KR100373363 B1 KR 100373363B1 KR 19990025984 A KR19990025984 A KR 19990025984A KR 100373363 B1 KR100373363 B1 KR 100373363B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact hole
- interlayer insulating
- insulating film
- photoresist pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 20
- 229920000642 polymer Polymers 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000005260 corrosion Methods 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 실리콘 기판 상에 하부 배선을 포함하는 하부구조를 형성하고, 그 전면에 층간절연막을 형성하는 제1 단계; 상기 층간절연막 상에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 제2 단계; 상기 포토레지스트 패턴을 식각장벽으로 이용하고, C 및 F를 포함하는 플라즈마를 사용하여 상기 층간절연막의 일부를 건식식각하여 콘택홀의 일부를 형성하면서 상기 콘택홀 측벽에 폴리머가 증착되도록 하는 제3 단계; 및 상기 포토레지스트 패턴과 상기 콘택홀 측벽에 증착된 폴리머를 식각 장벽으로 이용하며 식각가스에 O2가스를 첨가하는 건식식각으로 상기 층간절연막의 나머지 부분을 제거하되, 상기 폴리머의 하단부터 보윙 프로파일이 형성되도록 콘택홀을 형성하는 제4 단계를 포함하는 반도체소자의 콘택홀 형성방법을 제공함으로써 하부 배선 패턴에 대하여 자기정렬된 콘택홀을 형성하여 하부 배선과의 충분한 스페이싱 마진을 확보하여 반도체소자 설계 마진를 확보하고 소자의 수율과 특성 향상을 도모한다.
Description
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 특히 콘택홀 측벽의 적정위치에 일정량의 폴리머를 형성하고 특별한 블로킹층없이 산화막의 부식(corrosion)을 이용하여 콘택홀을 형성하는 방법에 관한 것이다.
도 1a 내지 1c를 참조하여 종래 기술에 의한 반도체소자의 콘택홀 형성방법을 설명하면 다음과 같다.
먼저, 도 1a에 나타낸 바와 같이 실리콘기판(1)상에 하부 금속배선(2)을 포함하는 하부구조를 형성하고 소정두께 이상의 층간절연막(3)을 형성한 후, 이 층간절연막(3)상에 콘택홀 형성을 위한 식각마스크인 포토레지스트 패턴(4)을 형성한다.
이어서 도 1b에 나타낸 바와 같이 상기 포토레지스트 패턴(4)을 식각 장벽으로 이용하고 C와 F를 포함한 플라즈마를 사용하여 층간절연막(3)을 건식식각한다. 여기서, 화살표로 표시한 것이 에천트(etchant) 이온 또는 래디컬의 경로로서 포토레지스트 패턴의 측벽으로 입사된 에천트가 콘택홀 중간 부분으로 입사되는 모양을 나타내고 있다.
도 1c는 콘택홀 식각이 완료된 후의 단면도로서, 콘택홀 프로파일상의 보윙(bowing)으로 인하여 콘택홀내에 형성될 도전층이 하부 금속배선(2)과의 단락을 유발할 가능성이 보일 정도로 마진이 부족한 모양을 나타내고 있다.
상기와 같이 진행되는 종래의 콘택홀 형성방법에서는 특히 높은 종횡비(aspect ratio)의 콘택홀 식각시 콘택홀로 입사된 후 반사되거나 산란되는 에천트에 의하여 콘택홀 내부를 전체적으로 보윙 프로파일로 만들어 콘택홀과 하부 배선과의 단락을 유발하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 콘택홀 형성을 위한 포토레지스트 마스크패턴 형성후 건식식각에 의한 콘택홀 형성시 콘택홀 측벽의 적정위치에 일정량의 폴리머를 발생시키고, 특별한 블로킹층없이 산화막의 부식을 이용하여 하부 배선에 대하여 자기정렬된 콘택홀을 형성하는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택홀 형성방법은, 실리콘 기판 상에 하부 배선을 포함하는 하부구조를 형성하고, 그 전면에 층간절연막을 형성하는 제1 단계; 상기 층간절연막 상에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 제2 단계; 상기 포토레지스트 패턴을 식각장벽으로 이용하고, C 및 F를 포함하는 플라즈마를 사용하여 상기 층간절연막의 일부를 건식식각하여 콘택홀의 일부를 형성하면서 상기 콘택홀 측벽에 폴리머가 증착되도록 하는 제3 단계; 및 상기 포토레지스트 패턴과 상기 콘택홀 측벽에 증착된 폴리머를 식각 장벽으로 이용하며 식각가스에 O2가스를 첨가하는 건식식각으로 상기 층간절연막의 나머지 부분을 제거하되, 상기 폴리머의 하단부터 보윙 프로파일이 형성되도록 콘택홀을 형성하는 제4 단계를 포함한다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체소자의 콘택홀 형성방법을 도시한 공정순서도,
도 2a 내지 2d는 본 발명에 의한 반도체소자의 콘택홀 형성방법을 도시한 공정순서도,
도 3은 종래 기술에 의해 형성된 콘택홀의 모양을 나타낸 SEM사진,
도 4는 본 발명에 의해 형성된 콘택홀의 모양을 나타낸 SEM사진.
*도면의 주요 부분에 대한 부호의 설명*
21.실리콘기판 22.하부 배선
23.층간절연막 24.포토레지스트 패턴
25.폴리머
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 2d에 본 발명에 의한 반도체소자의 콘택홀 형성방법을 공정순서에 따라 도시하였다.
먼저, 도 2a에 나타낸 바와 같이 실리콘기판(21)상에 하부 금속배선(22)을 포함하는 하부구조를 형성하고 소정두께 이상의 층간절연막(23)을 형성한 후, 이 층간절연막(23)상에 콘택홀 형성을 위한 식각마스크인 포토레지스트 패턴(24)을 형성한다. 상기 층간절연막(23)은 실리콘 리치 옥시나이트라이드(Si-rich oxynitride)를 이용한다.
이어서, 도 2b에 나타낸 바와 같이 상기 포토레지스패턴(24)을 식각장벽으로 이용하여 일차적으로 C와 F를 포함하는 플라즈마를 사용하여 상기 층간절연막(23)을 소정 두께만큼 건식식각한다. 플라즈마에 CHxFx가스를 첨가하여 다량의 CHx래디컬을 유도한 다음 실리콘과 하부 배선물질에 대해서는 높은 선택비를 가지며 층간절연막을 이루는 나이트라이드에 대해서는 낮은 선택비를 가지게 하여 층간절연막을 식각할 수도 있다. 또한, IPS 또는 ICP 또는 TCP 또는 ECR 플라즈마 식각장비에서 CH2F2가스를 포함한 플라즈마를 이용하여 다량의 CHx래디컬을 유도한 후 실리콘에 대해서는 높은 선택비를 갖고 층간절연막을 이루는 나이트라이드에 대해서는 낮은 선택비를 가지게 하여 층간절연막을 식각할 수도 있다.
도면에서 점선 화살표로 표시한 것은 에천트 이온 또는 래디컬의 경로로서, 포토레지스트 패턴(24)의 측면에 상기 에천트 이온 또는 래디컬에 의해 약간의 경사가 만들어지며, 콘택홀 내부로 입사된 에천트는 층간절연막(23)과 반응하여 실선 화살표로 표시한 소량의 폴리머(25)를 발생하는 바, 이 폴리머는 콘택홀 측벽에 증착되어 식각 장벽으로 작용하게 된다.
다음에 도 2c에 나타낸 바와 같이 상기와 같이 측벽이 약간 경사진 포토레지스트 패턴(24)과 상기 콘택홀 측벽에 증착된 폴리머(25)를 식각 장벽으로 하여 C와 F 이외에 O2를 포함한 플라즈마를 사용하여 더이상 폴리머가 증착되지 않도록 층간절연막(23)의 나머지 부분을 건식식각한다. 도면에서 점선 화살표는 계속해서 에천트가 입사되는 경로를 나타내며, 실선 화살표는 반사된 에천트의 경로로서 폴리머 생성없이 O2가스 첨가에 의한 산화막의 부식만으로 폴리머(25)의 바로 하단부터 보윙 프로파일이 형성된 모양을 나타낸다.
도 2d는 콘택홀 식각이 완료된 후의 단면도로서, 하부 배선(22) 높이에서 콘택홀 크기를 작게 하여 하부 배선(22)과 후속공정에서 콘택홀내에 형성될 도전층과의 스페이싱(spacing) 마진을 충분히 확보함으로써 하부 배선과 도전층간의 단락을 방지할 수 있게 된다.
한편, 콘택홀 형성용 포토레지스트 패턴(24)을 이용한 콘택홀 식각시 O2가스를 첨가하여 산화막 부식현상을 이용하여 콘택홀 내부에 부분적인 보윙 프로파일을 형성한 후, C와 F가 포함된 플라즈마로 층간절연막을 소정두께 식각함과 동시에 콘택홀 측벽에 폴리머를 형성한 다음, 다시 O2가스를 첨가하여 산화막 부식현상을 이용하여 콘택홀 내부에 부분적인 보윙 프로파일을 형성함으로써 콘택홀 내부에 2중 보잉프로파일을 형성할 수도 있다.
또한, O2가스 첨가에 의한 산화막 부식현상의 시점을 조절하여 보잉 프로파일의 위치를 조절하여 식각하는 것도 가능하다.
도 3와 도 4에 종래 기술과 본 발명에 의해 형성한 콘택홀의 단면 형태를 비교하여 나타내었다.
상기와 같이 이루어지는 본 발명의 콘택홀 형성방법에서는 특히 높은 종횡비의 콘택홀 식각시 콘택홀로 입사된 에천트에 의하여 발생되는 측벽 폴리머를 식각장벽으로 이용하고 콘택홀 내부를 산화막 부식을 이용하여 부분적으로 보윙 프로파일로 만들어 콘택홀과 하부 배선과의 단락을 방지한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 콘택홀 식각시 콘택홀 측벽의 적정위치에 일정량의 폴리머를 형성한 후, 특별한 블로킹층없이 산화막 부식을 이용하여 하부 배선 패턴에 대하여 자기정렬된 콘택홀을 형성하여 하부 배선과의 충분한 스페이싱 마진을 확보함으로써 반도체소자 설계 마진를 확보하고 소자의 수율과 특성 향상을 도모할 수 있다.
Claims (10)
- 실리콘 기판 상에 하부 배선을 포함하는 하부구조를 형성하고, 그 전면에 층간절연막을 형성하는 제1 단계;상기 층간절연막 상에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 제2 단계;상기 포토레지스트 패턴을 식각장벽으로 이용하고, C 및 F를 포함하는 플라즈마를 사용하여 상기 층간절연막의 일부를 건식식각하여 콘택홀의 일부를 형성하면서 상기 콘택홀 측벽에 폴리머가 증착되도록 하는 제3 단계; 및상기 포토레지스트 패턴과 상기 콘택홀 측벽에 증착된 폴리머를 식각 장벽으로 이용하며 식각가스에 O2가스를 첨가하는 건식식각으로 상기 층간절연막의 나머지 부분을 제거하되, 상기 폴리머의 하단부터 보윙 프로파일이 형성되도록 콘택홀을 형성하는 제4 단계를 포함하는 반도체소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 층간절연막을 실리콘 리치 옥시나이트라이드(Si-rich oxynitride)로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제 2 항에 있어서,상기 제3 단계의 건식식각시,CHxFx가스를 첨가하여 CHx래디컬을 유도한 다음 실리콘과 상기 하부 배선물질에 대해서는 상대적으로 높은 선택비를 가지며 층간절연막을 이루는 나이트라이드에 대해서는 상대적으로 낮은 선택비를 갖는 조건에서 상기 층간절연막을 식각하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제 2 항에 있어서,상기 제3단계의 건식식각시 플라즈마 식각장비에서 CH2F2가스를 포함한 플라즈마를 이용하여 CHx래디컬을 유도한 후 실리콘에 대해서는 상대적으로 높은 선택비를 갖고 층간절연막을 이루는 나이트라이드에 대해서는 상대적으로 낮은 선택비를 갖는 조건에서 상기 층간절연막을 식각하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 제4 단계는,상기 제3 단계의 건식식각에 의해 그 측면이 경사진 상기 포토레지스트 패턴을 식각마스크로 이용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,상기 제3 단계 및 상기 제4 단계로 이루어지는 일련의 과정을 2회 실시하여 상기 콘택홀 내부 측벽에 2중 보윙 프로파일을 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-1999-0025984A KR100373363B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-1999-0025984A KR100373363B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체소자의 콘택홀 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010005184A KR20010005184A (ko) | 2001-01-15 |
KR100373363B1 true KR100373363B1 (ko) | 2003-02-25 |
Family
ID=19598065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-1999-0025984A KR100373363B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체소자의 콘택홀 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100373363B1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100762227B1 (ko) * | 2001-12-15 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 제조방법 |
KR100866124B1 (ko) * | 2002-12-03 | 2008-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06236864A (ja) * | 1969-04-23 | 1994-08-23 | Hitachi Ltd | エッチング処理方法及びエッチングの後処理方法並びにエッチング設備 |
JPH10177992A (ja) * | 1996-12-16 | 1998-06-30 | Sharp Corp | 微細コンタクトホールのテーパエッチング方法 |
-
1999
- 1999-06-30 KR KR10-1999-0025984A patent/KR100373363B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06236864A (ja) * | 1969-04-23 | 1994-08-23 | Hitachi Ltd | エッチング処理方法及びエッチングの後処理方法並びにエッチング設備 |
JPH10177992A (ja) * | 1996-12-16 | 1998-06-30 | Sharp Corp | 微細コンタクトホールのテーパエッチング方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20010005184A (ko) | 2001-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20040051183A1 (en) | Method of forming self-aligned contact structure with locally etched gate conductive layer | |
KR100373363B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
KR100289660B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
US6579792B2 (en) | Method of manufacturing a semiconductor device | |
KR100681267B1 (ko) | 반도체 장치의 제조에서 콘택 형성 방법 | |
KR100587039B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
US6326312B1 (en) | Contact hole of semiconductor and its forming method | |
KR100643484B1 (ko) | 반도체소자의 제조방법 | |
KR20090067596A (ko) | 반도체 소자 제조 방법 | |
KR100265340B1 (ko) | 반도체소자 제조방법 | |
KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100507869B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
KR100425935B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
KR20030046932A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100353403B1 (ko) | 반도체소자의 콘택 형성방법 | |
KR100209279B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR940002298B1 (ko) | 2단계 mlr을 이용한 포토 마스크 제조방법 | |
KR100197657B1 (ko) | 반도체 소자의 미세 콘택홀 형성방법 | |
KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
KR19990003924A (ko) | 콘택홀 형성을 위한 반도체 장치 제조 방법 | |
KR20050002010A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100223869B1 (ko) | 반도체 소자의 제조 방법 | |
KR100231851B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100318262B1 (ko) | 반도체 소자의 얼라인먼트 키 형성방법 | |
KR100607816B1 (ko) | 반도체 소자의 이중 구조의 다마신 패턴 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |