KR100359863B1 - Ｓｅｇ를 이용한 반도체소자의 저저항 금속 실리사이드막형성방법 - Google Patents

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Abstract

본 발명은 SEG(Selective Epitaxial Growth of silicon)을 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법에 관한 것으로서, 이 방법은 도전형 불순물이 도핑된 반도체기판 영역에 저압화학기상증착법으로 선택적 애피택셜 성장 공정을 실시함과 동시에 인시튜 저농도의 도핑 공정을 실시하여 요철형태의 애피택셜 성장막을 형성하고, 그 위에 금속을 증착한 후에 실리사이드 반응을 위한 열처리 공정을 실시하여 금속 실리사이드막을 형성한다. 이에 따라, 본 발명은 한번의 SEG 공정으로 금속 실리사이드 반응을 촉진시킬 수 있다. 그러므로, 본 발명은 저압화학기상증착법의 선택적 애피택셜 성장 공정과 이와 동시에 진행되는 인시튜 저농도의 도핑 공정에 의해 금속 실리사이드막의 표면적이 크게 증가되어 좁은 접합 부위의 표면저항을 줄일 수 있다.

Description

ＳＥＧ를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법{Method for fabricating contact plug of semiconductor device using Selective Epitaxial Growth of silicon process}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 반도체소자에서 선택적 에피택셜 성장(Selective Epitaxial Growth of silicon : 이하 SEG라 함) 공정을 이용하여 반도체소자의 저저항 금속 실리사이드막을 제조하는 기술이다.
실리콘만을 선택적으로 애피택셜 성장시키는 SEG 기술은 반도체 소자의 다양한 제조공정에 이용되고 있는데, 예를 들어 SEG 기술을 응용한 소자 분리 공정, 소오스 및 드레인 영역과 금속 플러그 매립, 금속 실리사이드 등의 분야에서 폭넓게 이용되고 있다. 이와 같이 반도체 제조 공정에 SEG 기술이 적용되는 이유는 반도체장치의 고집적화에 따라 소자의 크기가 점점 축소됨에 따라 통상의 증착 및 식각 공정을 실시할 경우 원하는 소자의 특성을 저해하지 않고 안정된 공정을 진행하는데에는 그 효과가 크기 때문이다.
한편, 불순물 접합(junction) 부위에 금속 실리사이드막을 제조할 경우 반도체 소자인 NMOS 또는 PMOS의 접합 영역이 고농도로 도핑되어 있는 상태이므로 상기 접합 영역의 불순물이 금속 실리사이드 반응을 억제하는 요인이 되고 있다. 최근에는 반도체소자의 집적화가 높아짐에 따라 접합 영역이 축소되면서 이로 인해 표면 저항이 높아져서 반도체소자의 동작에 악영향이 있었다.
이를 해결하기 위해서 금속 실리사이드 제조 공정 이전에, 기판의 접합 부위에 선-비정질화(As, 또는 Ar 불순물도핑) 공정, 또는 접합 부위에 SEG 공정을 이용하여 언도프트 애피택셜 성장막을 성장시키고 비정질화하는 공정을 적용하여 접합 부위를 불규칙적으로 만들어 실리사이드 반응을 촉진시키는 것이다. 불규칙적인 막질은 실리콘이 금속으로의 확산을 도와 실리사이드의 결정화 반응에 대한 핵생성의 역할을 하기 때문이다.
도 1a 내지 도 1e는 종래 기술에 따른 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 나타낸 공정 순서도이다.
우선, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘기판에 SEG를 적용할 접합(10) 부위만을 개방하는 마스크 패턴(미도시함)을 형성한 후에 SEG 공정을 실시하여 선택적애피택셜 성장막(12)을 형성한다. 이때, 애피택셜 성장막(12)은 써멀 버젯(thermal budget)이 적고 균일도가 개선된 UHV-CVD 방법에 의해 형성되고 그 표면은 굴곡이 크지 않는 형태이다.
그 다음, 도 1b에 도시된 바와 같이, 선택적 애피택셜 성장막(12)이 형성된 결과물에 불순물로서 As 또는 Ar을 도핑시켜 불규칙적인 애피택셜 성장막(12')으로 변형시킨다. 이때, 도핑되는 불순물은 낮은 성장온도 때문에 외부-확산을 근본적으로 억제할 수 있다.
그리고, 도 1c에 도시된 바와 같이, 상기 도핑 공정에 의해 불규칙적으로 된 애피택셜 성장막(12') 상부에 금속(14)으로서 Ti을 증착시킨다.
그 다음, 도 1d 및 도 1e에 도시된 바와 같이, 열처리 공정을 실시하여금속(14) Ti과 애피택셜 성장막(12)인 실리콘을 실리사이드화하여 금속 실리사이드막(13)을 형성하고 반응하지 않은 금속을 제거한다.
도 2(A)는 종래 기술에 의해 얻어진 금속 실리사이드막의 표면을 나타낸 도면으로서, 종래의 금속 실리사이드막(13)의 표면은 굴곡이 크지 않게 완만한 형태로 성장된 애피택셜막에 의해 역시 완만한 표면을 갖는다.
그러므로, 종래 기술은 SEG 기술을 이용하여 접합 부위에 금속 실리사이드막을 형성함에 있어서, 금속 실리사이드 반응을 최적화하기 위해서 SEG 공정전에 실리콘막을 불규칙화시키는 불순물 도핑공정을 추가 실시해야만 하였다.
이러한 도핑 공정의 번거러움을 해소하기 위해서 선택적 애피택셜막과 실리사이드반응을 최적화시킬 수 있는 금속 재료를 바꾸는 방법도 제시되고 있는데, 이 경우에는 금속 실리사이드 재료에 대한 연구, 개발이 아직까지 진행중에 있는 실정이다.
본 발명의 목적은 접합 부위에 SEG 공정을 이용하여 금속 실리사이드막을 형성할 때 SEG 공정전에 별도의 불순물 도핑 공정을 실시하지 않는 대신에 SEG 공정을 실시함과 동시에 인시튜(in-situ) 저농도의 도핑 공정을 실시하여 요철형태의 애피택셜 성장막을 형성한 후에 금속 실리사이드 공정을 실시함으로써 금속 실리사이드막의 표면적을 요철 형태로 크게 증가시켜서 좁은 접합 부위의 표면저항을 줄일 수 있는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 제공하는 데 있다.
도 1a 내지 도 1e는 종래 기술에 따른 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 나타낸 공정 순서도,
도 2(A)는 종래 기술에 의해 얻어진 금속 실리사이드막의 표면을 나타낸 도면,
도 2(B)는 본 발명의 제조 방법에 의해 얻어진 금속 실리사이드막의 요철 단면을 나타낸 도면.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 나타낸 공정 순서도,
도 4는 본 발명의 다른 실시예에 따른 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 나타낸 공정 단면도,
* 도면의 주요 부분에 대한 부호의 설명 *
20: 접합 부위 22: 선택적 애피택셜 성장막
24: 금속 23: 금속 실리사이드막
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 금속 실리사이드막 제조 방법에 있어서, 도전형 불순물이 도핑된 반도체기판 영역에 저압화학기상증착법으로 선택적 애피택셜 성장(SEG) 공정을 실시함과 동시에 인시튜 저농도의 도핑 공정을 실시하여 요철형태의 애피택셜 성장막을 형성하는 단계와, 요철형태의 애피택셜 성장막 상부에 금속을 증착하는 단계와, 결과물에 열처리 공정을 실시하여 금속과 애피택셜 성장막을 실리사이드반응시켜 금속 실리사이드막을 형성하는 단계와, 기판에서 실리사이드화되지 않는 금속을 제거하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 나타낸 공정 순서도로서, 이를 참조하여 본 발명의 제조 공정을 살펴본다.
우선, 도 3a에 도시된 바와 같이, 반도체기판으로서 실리콘기판에 SEG 공정이 실시되는 도전형 불순물이 고농도로 도핑된 접합(10) 부위만을 개방하는 마스크 패턴(미도시함)을 형성한다. 그리고, 도전형 불순물이 도핑된 반도체기판 영역에 저압화학기상증착법(Low Pressure Chemical Vapor Deposition)으로 선택적 애피택셜 성장(SEG) 공정을 실시함과 동시에 인시튜(in-situ) 저농도의 도핑 공정을 실시하여 표면이 요철형태를 갖는 애피택셜 성장막(22)을 200Å∼600Å의 두께로 성장시킨다. 이러한 도핑 공정은 국부적인 SEG 성장 속도를 억제하는 역할을 하여 그 표면을 요철형태로 만들어서 그 표면의 거칠기를 높인다.
여기서, 상기 SEG 공정은 실리콘 소스 가스와 HCl 및 H2가스를 사용하되, 실리콘 소스는 0.15slm∼0.50slm, HCl가스는 0slm∼1.5slm, H2가스는 10slm∼150slm으로 각각 주입한다. 그리고, 상기 인시튜 도핑 공정은 P형 불순물로 도핑하되, 이 도핑 농도는 5×1019atoms/cc이하로 한다. 상기 도핑 공정시 1%의 PH3/H2의 기체를 이용할 경우 이 가스 주입량을 0.03sml∼1slm으로, 10%의 PH3/H2의 기체를 이용할 경우 이 가스 주입량을 0.01sml∼0.3slm으로 공급하는 것이 바람직하다.
또한, 상기 SEG 공정에 의한 애피택셜 성장막 제조 공정시 챔버내 압력은 80Torr∼500Torr이며 반응 온도는 750℃∼850℃로 한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 요철형태의 애피택셜 성장막(22) 상부에 금속(24)으로서 Ti을 증착한다.
그리고, 도 3c 및 도 3d에 도시된 바와 같이, 상기 결과물에 열처리 공정을 실시하여 금속(24)과 애피택셜 성장막(22)이 실리사이드반응시켜 금속 실리사이드, Ti 실리사이드막(23)을 형성한다.
그리고, 상기 결과물에서 실리사이드화되지 않는 금속(24)만을 제거하여 본 발명에 따른 금속 실리사이드 제조 공정을 완료한다.
그러므로, 본 발명에 따른 금속 실리사이드 형성 방법은 저압화학기상증착법에 의한 SEG 제조 공정시 인시튜 저농도 도핑 과정에서 SEG 표면의 거칠기를 증가시켜 애피택셜 성장막 표면을 요철형태로 만들어 이후 실리사이드 반응을 촉진시켜 실리사이드막 역시 표면적이 증가된 요철 형태로 형성함으로써 접합 부위의 금속 실리사이드막의 표면 저항을 크게 줄일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법을 나타낸 공정 단면도이다.
본 발명의 다른 실시예는 상술한 일 실시예의 도 3a와 같이, SEG 공정과 인시튜 저농도 도핑 공정을 함께 실시하여 요철형태의 애피택셜 성장막(22)을 형성하고, 상기 애피택셜 성장막(22)에 인시튜 도핑 공정시 도핑된 불순물에 대응하는 카운터 도핑 공정을 추가 실시한 후에 실리사이드 공정을 실시하도록 한다. 여기서, 카운터 도핑(counter dophing) 공정은 인시튜 도핑 공정시 주입된 불순물의 도핑 농도를 상쇄시키지 않는 범위에서 저농도로 한다.
그러므로, 본 발명은 금속 실리사이드 제조 공정시 요철 형태의 애피택셜 성장막(22)을 형성한 후에 추가 카운터 도핑 공정을 실시
함으로써 접합 부위의 도펀트가 밖으로 확산되어 반도체소자의 전기적 특성이 열화되는 현상을 미연에 방지할 수 있다.
도 2(B)는 본 발명의 제조 방법에 의해 얻어진 금속 실리사이드막의 요철 단면을 나타낸 도면으로서, 본 발명의 금속 실리사이드막(23)은 굴곡이 심한 요철 형태로 성장된 애피택셜막에 의해 역시 요철 형태의 표면을 갖기 때문에 결국 접합부위의 표면 저항을 크게 줄일 수 있다.
상기한 바와 같이, 본 발명은 접합 부위에 SEG 공정을 이용하여 금속 실리사이드막을 형성함에 있어서, SEG 공정을 실시함과 동시에 인시튜(in-situ) 저농도의 도핑 공정을 실시하여 요철형태의 애피택셜 성장막을 형성한 후에 금속 실리사이드막을 형성함으로써 금속 실리사이드막의 표면적을 요철 형태로 크게 증가시켜 좁은 접합 부위의 표면저항을 줄일 수 있는 이점이 있다.
게다가, 본 발명은 SEG 공정 후에 카운터 도핑 공정을 추가 시킬 경우 접합 부위의 전기적 특성을 향상시킬 수 있는 효과가 있다.
그러므로, 본 발명은 한번의 SEG 공정으로 금속 실리사이드 반응을 촉진시킬 수 있어 선택적 애피택셜 성장막의 비정질화를 위한 추가적인 도핑 공정을 생략할 수 있으므로 고집적 반도체소자의 접합 부위의 금속 실리사이드의 특성을 향상시켜 제조 수율을 크게 증대시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (7)

  1. 반도체소자의 금속 실리사이드막 제조 방법에 있어서,
    도전형 불순물이 도핑된 반도체기판 영역에 저압화학기상증착법으로 선택적 애피택셜 성장 공정을 실시함과 동시에 인시튜 저농도의 도핑 공정을 실시하여 요철형태의 애피택셜 성장막을 형성하는 단계;
    상기 요철형태의 애피택셜 성장막 상부에 금속을 증착하는 단계;
    상기 결과물에 열처리 공정을 실시하여 금속과 애피택셜 성장막을 실리사이드반응시켜 금속 실리사이드막을 형성하는 단계; 및
    상기 기판에서 실리사이드화되지 않는 금속을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
  2. 제 1항에 있어서, 상기 선택적 애피택셜 성장 공정은 실리콘 소스 가스와 HCl 및 H2가스를 사용하되, 실리콘 소스는 0.15slm∼0.50slm, HCl가스는 0slm∼1.5slm, H2가스는 10slm∼150slm으로 각각 주입하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
  3. 제 1항에 있어서, 상기 인시튜 저농도의 도핑 공정은 P형 불순물로 도핑하되, 이 도핑 농도는 5×1019atoms/cc이하인 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
  4. 제 1항에 있어서, 상기 인시튜 저농도의 도핑 공정은 1%의 PH3/H2의 기체를 이용할 경우 이 가스 주입량을 0.03sml∼1slm으로, 10%의 PH3/H2의 기체를 이용할 경우 이 가스 주입량을 0.01sml∼0.3slm으로 공급하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
  5. 제 1항에 있어서, 상기 요철형태의 애피택셜 성장막 제조 공정시 챔버내 압력은 80Torr∼500Torr이며 반응 온도는 750℃∼850℃인 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
  6. 제 1항에 있어서, 상기 요철형태의 애피택셜 성장막의 성장 두께는 200Å∼600Å인 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
  7. 제 1항에 있어서, 상기 요철형태의 애피택셜 성장막이 형성된 결과물에 인시튜 저농도의 도핑 공정시 주입된 불순물에 대해 대응하는 카운터 도핑 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 SEG를 이용한 반도체소자의 저저항 금속 실리사이드막 형성방법.
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