KR100345167B1 - 반도체 패키지의 기판 제조 방법 - Google Patents

반도체 패키지의 기판 제조 방법 Download PDF

Info

Publication number
KR100345167B1
KR100345167B1 KR1020000048950A KR20000048950A KR100345167B1 KR 100345167 B1 KR100345167 B1 KR 100345167B1 KR 1020000048950 A KR1020000048950 A KR 1020000048950A KR 20000048950 A KR20000048950 A KR 20000048950A KR 100345167 B1 KR100345167 B1 KR 100345167B1
Authority
KR
South Korea
Prior art keywords
heat sink
lead frame
opening
semiconductor chip
same size
Prior art date
Application number
KR1020000048950A
Other languages
English (en)
Other versions
KR20020015830A (ko
Inventor
류기태
Original Assignee
주식회사 칩팩코리아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 칩팩코리아 filed Critical 주식회사 칩팩코리아
Priority to KR1020000048950A priority Critical patent/KR100345167B1/ko
Publication of KR20020015830A publication Critical patent/KR20020015830A/ko
Application granted granted Critical
Publication of KR100345167B1 publication Critical patent/KR100345167B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지의 기판 제조 방법을 개시한다. 개시된 본 발명은, 방열판의 표면에 반도체 칩이 수용되어 접착되는 안치홈을 형성한다. 안치홈의 주위를 이루는 방열판의 외곽 표면에 접착제를 도포한다. 한편, 방열판과 동일 크기인 리드 프레임에 안치홈과 동일한 크기로 개구부를 형성하고, 이어서 개구부의 측벽에 계단홈을 형성한다. 이러한 리드 프레임의 밑면을 방열판의 표면에 접착시키면, 개구부와 안치홈이 하나의 통로로 일치된다.

Description

반도체 패키지의 기판 제조 방법{METHOD OF FABRICATING SUBSTRATE FOR SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 기판 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 칩을 지지하면서 반도체 칩의 본드 패드와 외부 접속 단자간을 전기적으로 연결하는 매개체인 기판을 제조하는 방법에 관한 것이다.
웨이퍼에 각종 공정에 의해 복수개의 반도체 칩이 구성되면, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하게 된다. 분리된 개개의 반도체 칩에 대해서 보드 실장을 위한 패키징 공정이 실시된다. 패키징 공정중 최종적으로 실시되는 단계는 보드에 전기적으로 접속되는 외부 접속 단자를 형성하는 것인데, 현재에는 주로 외부 접속 단자로서 솔더 볼이 이용되고 있고, 이러한 솔더 볼을 갖는 패키지를 볼 그리드 어레이 패키지라 한다.
도 1에 볼 그리드 어레이 패키지에 사용되는 종래의 기판, 즉 리드 프레임이 평면도로 도시되어 있다. 도 1에서는 여러 개의 반도체 칩과 대응하도록 복수개의 단위 유니트로 구획된 리드 프레임(1)이 도시되어 있다.
각 리드 프레임(1)의 상세한 구조는 상세 평면도인 도 2와 단면도인 도 3에 도시되어 있다. 도 2 및 도 3에 도시된 바와 같이, 리드 프레임(1)은 반도체 칩이 접착되어 지지되는 중앙의 패들(2)을 포함한다. 패들(2)의 네 측면으로부터 타이-바가 연장되어 있고, 각 타이-바에 복수개의 리드(4)가 연결되어 있다. 특히, 각 리드(4)의 표면에는 전체 두께에 대한 75% 정도의 두께가 부분 식각되어, 돌출부(3)가 형성되어 있다. 돌출부(3)의 표면이 바로 솔더 볼이 마운트되는 볼 랜드가 된다.
그러나, 종래의 볼 그리드 어레이 패키지는 부분 식각된 리드 프레임의 돌출부 주위 부분이 강도적인 측면에서 매우 취약하여, 리드 프레임을 취급하다가 취약한 부분이 파손되는 경우가 많았다.
또한, 봉지제로 봉지하기 위한 트랜스퍼 몰딩 공정시, 볼 랜드에도 봉지제가 스며들어 볼 랜드를 막게 되는 문제가 있다. 볼 랜드 영역이 줄어들게 되면, 솔더 볼의 접촉 면적이 감소되므로, 이에 의해 솔더 볼의 접합 강도가 매우 취약해지게 된다. 그러므로, 볼 랜드로 스며든 봉지제 부분, 즉 몰드 플래시를 제거하기 위한 화학적 제거 공정과 고압수를 분사하는 공정이 반드시 수반되어야 하는 문제가 유발된다.
특히, 부분 식각되는 리드 프레임의 재질은 주로 구리인데, 이 구리 재질의 리드 프레임의 두께는 0.2㎜ 이상이 되어야만 부분 식각이 가능하다는 제한이 있다. 따라서, 상기된 리드 프레임으로는 선폭 설계가 제한되어, 0.75㎜ 이하의 미세 피치 구현이 불가능하다는 크나큰 단점이 있다.
따라서, 본 발명은 종래의 리드 프레임이 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 리드 프레임의 자체 강도가 강화되도록 함과 아울러 몰드 플래시 형성도 방지되는 반도체 패키지의 기판 제조 방법을 제공하는데 목적이 있다.
도 1은 종래 기술에 따른 기판을 갖는 볼 그리드 어레이 패키지를 나타낸 단면도.
도 2 내지 도 9는 본 발명의 실시예 1에 따라 기판을 제조하는 방법을 순차적으로 나타낸 도면.
도 10 내지 도 13은 본 발명의 실시예 2에 따라 기판을 제조하는 방법을 순차적으로 나타낸 도면.
- 도면의 주요 부분에 대한 부호의 설명 -
10,40 ; 방열판 11 ; 안치홈
20 ; 리드 프레임 21 ; 개구부
22 ; 계단홈 30 ; 접착제
50 ; 절연 필름 51 ; 절연층
52,53 ; 접착층
상기와 같은 목적을 달성하기 위해, 본 발명에 따라 기판을 제조하는 방법은 다음과 같은 단계로 이루어진다.
방열판의 표면에 반도체 칩이 수용되어 접착되는 안치홈을 형성한다. 안치홈의 주위를 이루는 방열판의 외곽 표면에 접착제를 도포한다. 한편, 방열판과 동일 크기인 리드 프레임에 안치홈과 동일한 크기로 개구부를 형성하고, 이어서 개구부의 측벽에 계단홈을 형성한다. 이러한 리드 프레임의 밑면을 방열판의 표면에 접착시키면, 개구부와 안치홈이 하나의 통로로 일치된다.
상기된 본 발명의 구성에 의하면, 리드 프레임이 강체인 방열판에 접착되어 지지를 받게 되므로써, 리드 프레임 식각으로 인한 두께 감소로 야기되는 제반 문제점이 근원적으로 해소되고, 몰드 플래시 발생도 방지된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
[실시예 1]
도 4 내지 도 9는 본 발명의 실시예 1에 따라 기판을 제조하는 방법을 순차적으로 나타낸 도면이다.
먼저, 도 4에 도시된 방열판(10)을 준비한다. 방열판(10)은 반도체 칩의 배치 구조와 마찬가지로 종횡 일정 간격으로 구획되어 있다. 각 구획 단위마다 반도체 칩이 안치되는 안치홈(11)이 형성되는데, 도 5에 하나의 방열판(10)에 안치홈(11)이 형성된 구조가 단면도로 도시되어 있다.
이어서, 도 6과 같이, 안치홈(11)의 주위를 이루는 방열판(10)의 외곽 표면에 접착제(30)를 도포한다. 여기서, 접착제(30)가 페이스트일 경우에는 스크린 프린트 방법을 사용하고, 필름 형태일 경우에는 펀치 등과 같은 방법을 사용한다.
한편, 도 7 및 도 8에 도시된 리드 프레임(20)을 준비한다. 리드 프레임(20)은 방열판(10)과 동일 크기로서, 또한 방열판(10)의 안치홈(11)과 동일 크기인 개구부(21)를 갖는다. 또한, 개구부(21)의 측벽에는 2단의 계단홈(22)이 형성된다.
마지막으로, 도 9와 같이 리드 프레임(20)의 밑면을 방열판(10)의 표면에 접착시키면, 동일 크기의 개구부(21)와 안치홈(11)이 일치되는 것에 의해, 본 실시예 1에 따른 기판이 완성된다. 이러한 상태에서, 도시되지는 않았지만 일치된 개구부(21)와 안치홈(11)을 통해 반도체 칩을 진입시켜 안치홈(11)의 저면에 접착시킬 수가 있게 된다.
[실시예 2]
도 10 내지 도 13은 본 발명의 실시예 2에 따라 기판을 제조하는 방법을 순차적으로 나타낸 도면이다.
먼저, 도 10 및 도 11에 도시된 바와 같이, 본 실시예 2에서는 안치홈이 형성되지 않은 평평한 방열판(40)을 준비한다. 그런 다음, 도 12에 도시된 바와 같이, 어느 한 반도체 칩의 주위를 둘러쌀 정도의 내부 공간이 형성되도록, 직사각틀 형상의 절연 필름(50)을 방열판(40) 표면에 접착한다. 절연 필름(50)은 중앙의 절연층(51) 상하면 각각에 접착층(52,53)이 형성된 구조로서, 하부 접착층(53)이 방열판(40) 표면에 접착된다.
이어서, 실시예 1에서 도 8에 도시된 것과 동일한 리드 프레임(20)을 절연 필름(50)의 상부 접착층(52)에 접착시키면, 도 13에 도시된 기판이 완성된다. 여기서, 절연 필름(50)의 내부 공간과 리드 프레임(20)의 개구부(21)는 동일 크기임은 물론이다. 도 13에 도시된 기판에서는 방열판(40)에 안치홈이 형성되지 않고, 직사각틀 형상의 절연 필름(50)에 의해 자연적으로 반도체 칩이 수용되어 접착되는 안치홈이 형성되어진다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리드 프레임이 강체인 방열판으로 지지를 받게 되므로써, 리드 프레임의 식각으로 인한 강도 약화 문제가 근본적으로 해소된다. 따라서, 강도 약화에 의해 야기되는 제반 문제점들도 완벽하게 해소된다.
또한, 리드 프레임의 외곽 표면이 외부 접속 단자 부분이 트랜스퍼 몰딩 공정에서 완벽하게 차단되므로, 외부 접속 단자에 몰드 플래시가 형성될 소지가 없어지게 된다.
부가적으로, 고열이 발생되는 반도체 칩과 리드 프레임이 방열판에 접촉되어 있으므로, 상기 고열이 보다 신속하게 외부로 발산되는 잇점도 있다.
이상에서는 본 발명에 의한 기판 제조 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (2)

  1. 반도체 칩을 지지하면서 상기 반도체 칩과 외부 접속 단자를 전기적으로 연결시키는 기판을 제조하는 방법으로서,
    방열판의 표면에 상기 반도체 칩이 수용되어 접착되는 안치홈을 형성하는 단계;
    상기 안치홈의 주위를 이루는 방열판의 외곽 표면에 접착제를 도포하는 단계;
    상기 방열판과 동일 크기를 갖고, 상기 방열판의 안치홈 크기와 동일한 크기의 개구부가 형성되며, 상기 개구부의 측벽에는 계단홈이 형성된 리드 프레임을 제작하는 단계;
    상기 리드 프레임을 방열판의 외곽 표면에 접착시켜, 상기 개구부와 안치홈을 일치시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 기판 제조 방법.
  2. 반도체 칩을 지지하면서 상기 반도체 칩과 외부 접속 단자를 전기적으로 연결시키는 기판을 제조하는 방법으로서,
    상기 반도체 칩이 접착되는 표면을 갖는 방열판을 준비하는 단계;
    상기 방열판의 표면에, 상기 반도체 칩이 수용 가능한 크기를 갖는 직사각틀 형상의 절연 필름을 접착하는 단계;
    상기 방열판과 동일 크기를 갖고, 상기 절연 필름의 내부 공간과 동일한 크기의 개구부가 형성되며, 상기 개구부의 측벽에는 계단홈이 형성된 리드 프레임을 제작하는 단계;
    상기 리드 프레임을 절연 필름에 접착시켜, 상기 개구부와 절연 필름의 내부 공간을 일치시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 기판 제조 방법.
KR1020000048950A 2000-08-23 2000-08-23 반도체 패키지의 기판 제조 방법 KR100345167B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000048950A KR100345167B1 (ko) 2000-08-23 2000-08-23 반도체 패키지의 기판 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000048950A KR100345167B1 (ko) 2000-08-23 2000-08-23 반도체 패키지의 기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20020015830A KR20020015830A (ko) 2002-03-02
KR100345167B1 true KR100345167B1 (ko) 2002-07-24

Family

ID=19684702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000048950A KR100345167B1 (ko) 2000-08-23 2000-08-23 반도체 패키지의 기판 제조 방법

Country Status (1)

Country Link
KR (1) KR100345167B1 (ko)

Also Published As

Publication number Publication date
KR20020015830A (ko) 2002-03-02

Similar Documents

Publication Publication Date Title
JP4412439B2 (ja) メモリモジュール及びその製造方法
JP3752508B2 (ja) スタックパッケージ及びその製造方法
US7148576B2 (en) Semiconductor device and method of fabricating the same
KR100333384B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조방법
US7355283B2 (en) Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
KR20010061849A (ko) 웨이퍼 레벨 패키지
US6940161B2 (en) Semiconductor device and process for producing the same
KR100333385B1 (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
US20050242417A1 (en) Semiconductor chip package and method for manufacturing the same
US7095096B1 (en) Microarray lead frame
KR100345167B1 (ko) 반도체 패키지의 기판 제조 방법
JP4185665B2 (ja) ウェーハレベルパッケージ
KR100963201B1 (ko) 칩 내장형 기판 및 그의 제조 방법
KR100345164B1 (ko) 스택 패키지
JPH09162342A (ja) 半導体装置及びその製造方法
KR100345162B1 (ko) 볼 그리드 어레이 패키지
US11694904B2 (en) Substrate structure, and fabrication and packaging methods thereof
KR100321162B1 (ko) 웨이퍼 레벨 패키지 및 그의 제조 방법
KR101019706B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101696401B1 (ko) 반도체 패키지 제조방법
KR100370479B1 (ko) 반도체 패키지의 리드 프레임
KR20020012053A (ko) 볼 그리드 어레이 패키지
KR100285663B1 (ko) 패키지화된집적회로소자및그제조방법
KR20000042872A (ko) 스택 패키지 및 그의 제조 방법
KR100345163B1 (ko) 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130704

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140704

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160624

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170628

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20190626

Year of fee payment: 18