KR101696401B1 - 반도체 패키지 제조방법 - Google Patents

반도체 패키지 제조방법 Download PDF

Info

Publication number
KR101696401B1
KR101696401B1 KR1020150094802A KR20150094802A KR101696401B1 KR 101696401 B1 KR101696401 B1 KR 101696401B1 KR 1020150094802 A KR1020150094802 A KR 1020150094802A KR 20150094802 A KR20150094802 A KR 20150094802A KR 101696401 B1 KR101696401 B1 KR 101696401B1
Authority
KR
South Korea
Prior art keywords
lead frame
semiconductor chip
solder mask
rti
partial removal
Prior art date
Application number
KR1020150094802A
Other languages
English (en)
Other versions
KR20170004448A (ko
Inventor
송경민
유재복
Original Assignee
주식회사 에스에프에이반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에스에프에이반도체 filed Critical 주식회사 에스에프에이반도체
Priority to KR1020150094802A priority Critical patent/KR101696401B1/ko
Publication of KR20170004448A publication Critical patent/KR20170004448A/ko
Application granted granted Critical
Publication of KR101696401B1 publication Critical patent/KR101696401B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 제조 효율을 높일 수 있도록 할 뿐만 아니라 제조 비용을 절감할 수 있도록 하고, 제품의 소형화가 용이하게 이루어질 수 있도록 한 반도체 패키지 제조방법에 관한 것으로, 리드프레임의 저면에 솔더마스크를 도포하는 단계; 상기 리드프레임을 부분 제거하는 단계: 상기 솔더마스크를 부분 제거하는 단계; 상기 리드프레임의 부분 제거 부위로 노출된 상기 솔더마스크 상면에 반도체칩을 접합하는 단계; 상기 반도체칩과 상기 리드프레임 사이에 와이어를 본딩하는 단계; 상기 리드프레임 및 상기 반도체칩을 포함하는 상부를 몰드물로써 몰딩하는 단계;를 포함한다.

Description

반도체 패키지 제조방법{ manufacturing method of semiconductor package }
본 발명은 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 공정이 단순화됨으로써 제조 시간을 단축할 수 있도록 할 뿐만 아니라 부품 소요가 최소화됨으로써 제조 비용을 절감할 수 있도록 하고, 높이가 최소화됨으로써 제품의 소형화가 용이하게 이루어질 수 있도록 한 반도체 패키지 제조방법에 관한 것이다.
반도체 패키지는 반도체칩의 각종 전기적인 신호를 외부로 용이하게 전달시킬 수 있도록 패키징화 된 것이다.
이와 같은 반도체 패키지는, 통상 리드프레임 상면에 반도체칩을 접합하는 단계; 반도체칩의 단자부와 리드프레임 사이에 와이어를 본딩하는 단계; 열경화성 수지 등의 몰드물로써 반도체칩과 리드프레임을 포함하는 상부를 몰딩하는 단계;를 포함하는 반도체 패키지 제조방법에 의해 제조된다.
이때, 리드프레임과, 반도체칩은 자체의 두께가 상당한 바, 도 1에 도시된 바와 같이 리드프레임(10')의 상면에 반도체칩(30')이 접합된 상태에서 몰드물(50')로써 몰딩하게 되면 그 전체 높이가 상당하게 되므로 제품의 소형화가 곤란한 문제가 있었다.
즉, 리드프레임의 높이와, 반도체칩의 높이와, 반도체칩 상단으로부터 몰드물 상단에 이르는 높이가 더해짐에 따라 제품의 높이가 상당할 수밖에 없어 제품의 소형화가 곤란한 문제가 있었다.
그리고 리드프레임의 상면에 반도체칩가 접합되는 경우 반도체칩 상단으로부터 리드프레임 상단에 이르기까지의 거리가 상당하므로 차후 리드프레임과 반도체칩의 사이에 연결되는 와이어의 소요 및 리드프레임과 반도체칩 상부를 밀봉하는 몰드물의 소요가 상당한 문제가 있었다.
또한, 종래의 반도체 패키지 제조방법에서는 리드프레임의 상면의 에칭(etching) 작업과, 리드프레임의 하면의 에칭 작업과, 마스크의 에칭 작업이 따르게 되므로 에칭 작업이 반복되는 과정에서 시간 소요가 상당한 문제가 있었다.
또한, 종래의 반도체 패키지 제조방법에서는 리드프레임의 상면의 에칭 작업과, 리드프레임의 하면의 에칭 작업과, 마스크의 에칭 작업 각각에서 마스크가 사용되므로 마스크 소요가 상당한 문제가 있었다.
상기의 이유로 해당분야에서는 공정이 단순화됨으로써 제조 시간을 단축할 수 있도록 할 뿐만 아니라 부품 소요가 최소화됨으로써 제조 비용을 절감할 수 있도록 하고, 높이가 최소화됨으로써 제품의 소형화가 용이하게 이루어질 수 있도록 하는 반도체 패키지 제조방법의 개발을 시도하고 있으나, 현재까지는 만족할만한 결과를 얻지 못하고 있는 실정이다.
이와 관련하여, 한국등록특허공보 제10-0156332호(발명의 명칭: 적층형 반도체 리드 프레임 및 그를 이용한 반도체 패키지)는 제1 및 제2 내부리드중 제1내부리드에 복수개의 상부/하부 반도체 칩이 다이본딩 되고, 상기 상부 반도체 칩의 본딩패드와 제2 내부리드가 와이어 본딩되며, 상기 하부 반도체 칩의 본딩패드와 제1 내부리드가 와 이어 본딩되며, 상기 반도체 칩을 외부 환경으로부터 보호하기 위하여 에폭시 수지로 몰딩하여 패키지 몸체를 형성한 적층형 반도체 패키지를 개시하고 있다.
본 발명은 상기와 같은 실정을 감안하여 제안된 것으로, 종래 반도체 패키지 제조방법에 따라 리드프레임의 상면에 반도체칩을 실장하는 경우 에칭 작업이 반복됨에 따라 시간 소요가 상당하여 제조 시간이 지연되었던 문제를 해소할 수 있도록 한 반도체 패키지 제조방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 종래 반도체 패키지 제조방법에 따라 리드프레임의 상면에 반도체칩을 실장하는 경우 마스크, 와이어, 몰드물의 소요가 상당하여 제조 비용이 상승하였던 문제를 해소할 수 있도록 한 반도체 패키지 제조방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 종래 반도체 패키지 제조방법에 따라 리드프레임의 상면에 반도체칩을 실장하는 경우 리드프레임의 높이와, 반도체칩의 높이와, 몰드물의 두께가 더해짐에 따라 그 높이가 상당하여 제품의 소형화가 곤란하였던 문제를 해소할 수 있도록 한 반도체 패키지 제조방법을 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 의한 반도체 패키지 제조방법은, 리드프레임의 저면에 솔더마스크를 도포하는 단계; 상기 리드프레임을 부분 제거하는 단계: 상기 솔더마스크를 부분 제거하는 단계; 상기 리드프레임의 부분 제거 부위로 노출된 상기 솔더마스크 상면에 반도체칩을 접합하는 단계; 상기 반도체칩과 상기 리드프레임 사이에 와이어를 본딩하는 단계; 상기 리드프레임 및 상기 반도체칩을 포함하는 상부를 몰드물로써 몰딩하는 단계;를 포함한다.
상기 리드프레임은 일반 리드프레임 두께의 30-70% 두께로 형성된다.
상기 솔더마스크는 스크린 인쇄 방식, 롤러 방식 중의 어느 하나에 의해 상기 리드프레임 저면에 도포된다.
상기 리드프레임은 에칭에 의해 부분 제거된다.
상기 리드프레임은 부분 제거 이후 부분 제거 부위 양측에 좌우 대칭 형태로 잔존한다.
상기 리드프레임은 부분 제거 이후 부분 제거 부위 양측 각각에 간격을 두고 복수로 잔존할 수 있다.
상기 솔더마스크는 에칭에 의해 부분 제거된다.
상기 솔더마스크는 상기 리드프레임의 잔존 부위 하부 각각이 부분 제거된다.
상기 반도체칩은 복수의 층으로 적층될 수 있다.
상기 와이어는 복수의 층으로 적층되는 상기 반도체칩과 부분 제거 이후 부분 제거 부위 양측 각각에 간격을 두고 복수로 잔존하는 상기 리드프레임 사이에 각각 연결될 수 있다.
상기 와이어는 상기 반도체칩에 듀얼 라인으로 마련되는 단자부 각각으로부터 부분 제거 이후 부분 제거 부위 양측 각각에 간격을 두고 복수로 잔존하는 상기 리드프레임 사이에 각각 연결될 수 있다.
본 발명에 의한 반도체 패키지 제조방법에 따르면 에칭 작업이 2회만 실시되므로 이전에 비해 에칭 작업시의 시간 소요를 줄일 수 있어 제조 효율을 높일 수 있는 효과가 있다.
본 발명에 의한 반도체 패키지 제조방법에 따르면 에칭 작업이 2회만 실시되므로 이전에 비해 에칭 작업시의 마스크 소요를 줄일 수 있어 제조 비용을 절감할 수 있는 효과가 있다.
또한, 본 발명에 의한 반도체 패키지 제조방법에 따르면 반도체칩이 양측 리드프레임 사이의 공간에 배치되는 바, 리드프레임 상단과 반도체칩 상단의 높이 차이가 미미하므로 제품의 높이가 최소화될 수 있는 효과가 있다.
또한, 본 발명에 의한 반도체 패키지 제조방법에 따르면 반도체칩이 양측 리드프레임 사이의 공간에 배치되는 바, 리드프레임 상단과 반도체칩 상단의 높이 차이가 미미하므로 이전에 비해 와이어 및 몰드물 소요를 줄일 수 있어 제조 비용을 절감할 수 있는 효과가 있다.
도 1은 종래 반도체 패키지 제조방법에 따라 제조된 반도체 패키지의 구조를 보인 단면도.
도 2는 본 발명에 의한 반도체 패키지 제조방법의 개략적 공정도.
도 3은 본 발명에서 솔더마스크의 도포를 설명하기 위한 예시도.
도 4는 본 발명에서 리드프레임의 부분 제거를 설명하기 위한 예시도.
도 5는 본 발명에서 솔더마스크의 부분 제거를 설명하기 위한 예시도.
도 6은 본 발명에서 반도체칩의 접합을 설명하기 위한 예시도.
도 7은 본 발명에서 와이어 본딩을 설명하기 위한 예시도.
도 8은 본 발명에서 몰딩을 설명하기 위한 예시도.
도 9는 본 발명에서 반도체칩의 적층을 설명하기 위한 예시도.
도 10은 본 발명에서 와이어 본딩의 다른 형태를 보인 예시도.
이하, 첨부 도면에 의거 본 발명에 대하여 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이 본 발명에 의한 반도체 패키지 제조방법은, 솔더마스크를 도포하는 단계(S1)와, 리드프레임을 부분 제거하는 단계(S2)와, 솔더마스크를 부분 제거하는 단계(S3)와, 반도체칩을 접합하는 단계(S4)와, 와이어를 본딩하는 단계(S5)와, 몰드물로써 몰딩하는 단계(S6)를 포함한다.
상기 솔더마스크를 도포하는 단계(S1)에서는 리드프레임(10)의 저면에 솔더마스크(20)를 도포한다.
이와 같은 상기 솔더마스크를 도포하는 단계(S1)에서 상기 솔더마스크(20)는 상기 리드프레임(10) 저면에의 도포가 원활히 이루어질 수 있는 것이라면 통상의 어떠한 도포 방법을 따르더라도 무방하며, 그 예로는 스크린 인쇄 방식, 롤러 방식의 어느 하나가 될 수 있다.
상기 리드프레임을 부분 제거하는 단계(S2)에서는 에칭을 통해 상기 리드프레임(10)을 부분 제거한다.
이와 같은 상기 리드프레임을 부분 제거하는 단계(S2)에서 상기 리드프레임(10)의 상면에는 개방부가 형성된 별도 마스크(도면상 미도시)가 부착된다.
상기 리드프레임(10)의 상면에 개방부가 형성된 별도 마스크가 부착됨으로써 이후로 에칭이 실시됨에 따라 상기 개방부를 통해 노출되는 상기 리드프레임(10)이 부분 제거된다.
상기 솔더마스크를 부분 제거하는 단계(S3)에서는 에칭을 통해 상기 솔더마스크(20)를 부분 제거한다.
이와 같은 상기 솔더마스크를 부분 제거하는 단계(S3)에서 상기 솔더마스크(20)의 저면에는 개방부가 형성된 별도 마스크(도면상 미도시)가 부착된다.
상기 솔더마스크(20)의 저면에 개방부가 형성된 별도 마스크가 부착됨으로써 이후로 에칭이 실시됨에 따라 상기 개방부를 통해 노출되는 상기 솔더마스크(20)가 부분 제거된다.
상기 반도체칩을 접합하는 단계(S4)에서는 상기 리드프레임(10)의 부분 제거 부위로 노출된 상기 솔더마스크(20) 상면에 반도체칩(30)을 접합한다.
이와 같은 상기 반도체칩을 접합하는 단계(S4)에서 상기 반도체칩(30)은 접착제 도포에 의해 상기 솔더마스크(20) 상면에 접합된다.
상기 와이어를 본딩하는 단계(S5)에서는 상기 반도체칩(30)과 상기 리드프레임(10) 사이에 와이어(40)를 본딩한다.
이와 같은 상기 와이어를 본딩하는 단계(S5)에서 상기 와이어(40)는 통상의 와이어 본딩 툴(도면상 미도시)에 의해 상기 반도체칩(30)과 상기 리드프레임(10) 사이에 본딩된다.
상기 몰드물로써 몰딩하는 단계(S6)에서는 상기 리드프레임(10) 및 상기 반도체칩(30)을 포함하는 상부를 몰드물(50)로써 몰딩한다.
이와 같은 상기 몰드물로써 몰딩하는 단계(S6)에서 상기 몰드물(50)은 통상의 몰딩장치(도면상 미도시)에 의해 몰딩된다.
상기와 같은 본 발명에 의한 반도체 패키지 제조방법에 따른 반도체 패키지 제조에 관하여 상세히 설명하면 다음과 같다.
먼저, 도 3에 도시된 바와 같이 상기 리드프레임(10) 저면에 상기 솔더마스크(20)가 도포된다.
즉, 본 발명에서의 상기 솔더마스크를 도포하는 단계(S1)가 실시된다.
이때, 상기 솔더마스크(20)는 스크린 인쇄 방식, 롤러 방식의 어느 하나에 의해 상기 리드프레임(10) 저면에 도포된다.
다음으로, 도 4에 도시된 바와 같이 상기 리드프레임(10)이 부분 제거된다.
즉, 본 발명에서의 상기 리드프레임을 부분 제거하는 단계(S2)가 실시된다.
이때, 상기 리드프레임(10)은 그 상면에 별도 마스크가 부착된 상태에서 에칭이 실시됨에 따라 부분 제거된다.
여기서, 상기 리드프레임(10)은 부분 제거 이후 부분 제거 부위 양측에 좌우 대칭 형태로 잔존한다.
상기 리드프레임(10)이 부분 제거 이후 부분 제거 부위 양측에 좌우 대칭 형태로 잔존함으로써 그 사이에 위치하게 되는 상기 반도체칩(30)의 양측 단부 각각이 상기 리드프레임(10)과 마주할 수 있게 되므로 상기 리드프레임(10)과 상기 반도체칩(30) 사이에의 상기 와이어(40) 본딩이 용이하다.
그리고 도 9에 도시된 바와 같이 부분 제거 이후 부분 제거 부위 양측 각각에 잔존하는 상기 리드프레임(10)은 간격을 두고 복수로 잔존할 수 있다.
부분 제거 이후 부분 제거 부위 양측 각각에 잔존하는 상기 리드프레임(10)이 간격을 두고 복수로 잔존함으로써 복수의 층으로 적층되는 상기 반도체칩(30)과의 사이에 상기 와이어(40)의 본딩이 용이하다.
즉, 복수로 층으로 적층되는 상기 반도체칩(30) 각각의 일단과 부분 제거 이후 부분 제거 부위 양측 각각에 복수로 잔존하는 상기 리드프레임(10) 각각의 사이에 상기 와이어(40)를 본딩함에 따라 상기 반도체칩(30)이 복수로 적층되더라도 상기 리드프레임(10)과의 사이에 상기 와이어(40)의 본딩이 용이하다.
또한, 부분 제거 이후 부분 제거 부위 양측 각각에 잔존하는 상기 리드프레임(10)이 간격을 두고 복수로 잔존함으로써 상기 반도체칩(30)의 단자부(도면상 미도시)가 듀얼 라인으로 마련되는 경우 도 10에 도시된 바와 같이 복수로 잔존하는 상기 리드프레임(10)의 어느 하나와 일 라인의 상기 단자부 사이에 상기 와이어를 본딩하고, 복수로 잔존하는 상기 리드프레임(10)의 다른 어느 하나와 다른 일 라인의 상기 단자부 사이에 상기 와이어를 본딩함에 따라 상기 반도체칩(30)에 듀얼 라인의 단자부가 마련되더라도 상기 리드프레임(10)과의 사이에 상기 와이어(40)의 본딩이 용이하다.
한편, 상기 리드프레임(10)은 일반 리드프레임 두께의 30-70% 두께로 형성되는 것이 바람직하다.
상기 리드프레임(10)이 일반 리드프레임 두께의 30-70% 두께로 형성됨으로써 두께가 감소하는 만큼 재료비가 절감될 수 있어 제조 비용이 낮아지게 될 뿐만 아니라 상기 리드프레임(10)의 부분 제거를 위한 에칭에 소요되는 시간이 최소화되므로 제조 효율이 향상된다.
이때, 상기 리드프레임(10)의 두께가 일반 리드프레임 두께의 30%에 미치지 못하는 경우 상기 리드프레임(10)의 내구성이 저하될 수 있고, 상기 리드프레임(10)의 두께가 일반 리드프레임 두께의 70%를 넘어서는 경우 에칭에 소요되는 시간의 단축이 미미할 수 있는 바, 상기 리드프레임(10)은 일반 리드프레임 두께의 30-70% 두께로 형성되는 것이 바람직하다.
다음으로, 도 5에 도시된 바와 같이 상기 솔더마스크(20)가 부분 제거된다.
즉, 본 발명에서의 상기 솔더마스크를 부분 제거하는 단계(S3)가 실시된다.
이때, 상기 솔더마스크(20)는 그 저면에 별도 마스크가 부착된 상태에서 에칭이 실시됨에 따라 부분 제거된다.
여기서, 상기 솔더마스크(20)의 부분 제거 부위는 상기 리드프레임(10)의 잔존 부위 하부 각각인 것이 바람직하다.
상기 솔더마스크(20) 부분 제거 부위가 상기 리드프레임(10)의 잔존 부위 하부 각각임으로써 상기 솔더마스크(20)가 부분 제거됨에 따라 그 상부의 상기 리드프레임(10)이 노출되므로 차후 상기 리드프레임(10)의 저면에 솔더볼(도면상 미도시)의 접합이 가능하다.
다음으로, 도 6에 도시된 바와 같이 상기 솔더마스크(20) 상면에 상기 반도체칩(30)이 접합된다.
즉, 본 발명에서의 상기 반도체칩을 접합하는 단계(S4)가 실시된다.
상기 솔더마스크(20) 상면에 상기 반도체칩(30)이 접합됨에 따라 상기 반도체칩(30)은 양측 상기 리드프레임(10) 사이에 위치하게 되는 바, 상기 반도체칩(30)의 상단 높이와 상기 리드프레임(10)의 상단 높이에 별다른 차이가 없게 되므로 제품의 높이가 최소화될 수 있어 제품의 소형화가 가능하다.
이때, 상기 반도체칩(30)은 도 9에 도시된 바와 같이 복수의 층으로 적층될 수 있다.
상기 반도체칩(30)이 복수의 층으로 적층됨으로써 제품의 고집적화가 가능하다.
다만, 상기 반도체칩(30)이 복수의 층으로 적층됨에 따라 제품의 높이가 높아질 수 있으나, 상기 반도체칩(30)이 복수의 층으로 적층되더라도 최하층 상기 반도체칩(30)이 양측 상기 리드프레임(10) 사이에 위치함에 따라 일반 적층형 반도체 패키지에 비해 그 높이가 현저히 낮으므로 제품의 고집적화가 용이하다.
다음으로, 도 7에 도시된 바와 같이 상기 반도체칩(30)과 상기 리드프레임(10) 사이에 상기 와이어(40)가 본딩된다.
즉, 본 발명에서의 상기 와이어를 본딩하는 단계(S5)가 실시된다.
상기 반도체칩(30)과 상기 리드프레임(10) 사이에 상기 와이어(40)가 본딩됨으로써 상기 반도체칩(30)과 상기 리드프레임(10)의 전기적 연결이 가능하다.
이때, 상기 반도체칩(30)이 양측 상기 리드프레임(10) 사이에 위치함에 따라 상기 반도체칩(30)의 상단 높이와 상기 리드프레임(10)의 상단 높이에 별다른 차이가 없게 되므로 상기 반도체칩(30) 상단으로부터 상기 리드프레임(10) 상단에 이르는 거리가 최소화될 수 있어 상기 반도체칩(30)과 상기 리드프레임(10) 사이에 연결되는 와이어(40)의 소요가 최소화된다.
다음으로, 도 8에 도시된 바와 같이 상기 리드프레임(10) 및 상기 반도체칩(30)을 포함하는 상부가 상기 몰드물(50)로써 몰딩된다.
즉, 본 발명에서의 상기 몰드물로써 몰딩하는 단계(S6)가 실시된다.
상기 리드프레임(10) 및 상기 반도체칩(30)을 포함하는 상부가 상기 몰드물(50)로써 몰딩됨으로써 상기 몰드물(50)에 의해 상기 리드프레임(10) 및 상기 반도체칩(30)이 보호된다.
이때, 상기 반도체칩(30)이 양측 상기 리드프레임(10) 사이에 위치함에 따라 상기 반도체칩(30)의 상단 높이와 상기 리드프레임(10)의 상단 높이에 별다른 차이가 없게 되므로 상기 반도체칩(30) 및 상기 리드프레임(10)을 포함하는 상부를 덮는 상기 몰드물(50)의 소요가 최소화된다.
상기에서와 같이 본 발명에 의한 반도체 패키지 제조방법에 따르면 에칭 작업이 2회만 실시되는 바, 이전에 비해 에칭 작업시의 시간 소요 및 마스크 소요를 줄일 수 있어 제조 효율을 높일 수 있을 뿐만 아니라 제조 비용을 절감할 수 있게 되고, 상기 반도체칩(30)이 양측 상기 리드프레임(10) 사이의 공간에 배치되는 바, 이전에 비해 상기 리드프레임(10) 상단과 상기 반도체칩(30) 상단의 높이 차이가 미미하므로 제품의 높이가 최소화될 수 있을 뿐만 아니라 상기 와이어(40) 및 상기 몰드물(50) 소요를 줄일 수 있어 제조 비용을 절감할 수 있게 된다.
이상에서 설명한 바와 같은 본 발명은 상기한 실시예에 한정되지 아니하므로 청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는 범위 내에서 변경 가능한 것이며, 그와 같은 변경은 이하 청구범위 기재에 의하여 정의되는 본 발명의 보호범위 내에 있게 된다.
10, 10' : 리드프레임
20 : 솔더마스크
30 : 반도체칩
40 : 와이어
50, 50' : 몰드물
S1 : 솔더마스크를 도포하는 단계
S2 : 리드프레임을 부분 제거하는 단계
S3 : 솔더마스크를 부분 제거하는 단계
S4 : 반도체칩을 접합하는 단계
S5 : 와이어를 본딩하는 단계
S6 : 몰드물로써 몰딩하는 단계

Claims (11)

  1. 리드프레임의 저면에 솔더마스크를 도포하는 단계;
    상기 리드프레임을 부분 제거하는 단계:
    상기 솔더마스크를 부분 제거하는 단계;
    상기 리드프레임의 부분 제거 부위로 노출된 상기 솔더마스크 상면에 반도체칩을 접합하는 단계;
    상기 반도체칩과 상기 리드프레임 사이에 와이어를 본딩하는 단계;
    상기 리드프레임 및 상기 반도체칩을 포함하는 상부를 몰드물로써 몰딩하는 단계;
    를 포함하되,
    상기 솔더마스크는 상기 리드프레임의 잔존 부위 하부 각각이 제거되는 것
    인 반도체 패키지 제조방법.
  2. 제1항에 있어서, 상기 리드프레임은,
    일반 리드프레임 두께의 30-70% 두께로 형성되는 것
    인 반도체 패키지 제조방법.
  3. 제1항에 있어서, 상기 솔더마스크는,
    스크린 인쇄 방식, 롤러 방식 중의 어느 하나에 의해 상기 리드프레임 저면에 도포되는 것
    인 반도체 패키지 제조방법.
  4. 제1항에 있어서, 상기 리드프레임은,
    에칭에 의해 부분 제거되는 것
    인 반도체 패키지 제조방법.
  5. 제1항에 있어서, 상기 리드프레임은,
    부분 제거 이후 부분 제거 부위 양측에 좌우 대칭 형태로 잔존하는 것
    인 반도체 패키지 제조방법.
  6. 제5항에 있어서, 상기 리드프레임은,
    부분 제거 이후 부분 제거 부위 양측 각각에 간격을 두고 복수로 잔존하는 것
    인 반도체 패키지 제조방법.
  7. 제1항에 있어서, 솔더마스크는,
    에칭에 의해 부분 제거되는 것
    인 반도체 패키지 제조방법.
  8. 삭제
  9. 제1항에 있어서, 상기 반도체칩은,
    복수의 층으로 적층되는 것
    인 반도체 패키지 제조방법.
  10. 제9항에 있어서, 상기 와이어는,
    복수의 층으로 적층되는 상기 반도체칩과 부분 제거 이후 부분 제거 부위 양측 각각에 간격을 두고 복수로 잔존하는 상기 리드프레임 사이에 각각 연결되는 것
    인 반도체 패키지 제조방법.
  11. 제1항에 있어서, 상기 와이어는,
    상기 반도체칩에 듀얼 라인으로 마련되는 단자부 각각으로부터 부분 제거 이후 부분 제거 부위 양측 각각에 간격을 두고 복수로 잔존하는 상기 리드프레임 사이에 각각 연결되는 것
    인 반도체 패키지 제조방법.
KR1020150094802A 2015-07-02 2015-07-02 반도체 패키지 제조방법 KR101696401B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150094802A KR101696401B1 (ko) 2015-07-02 2015-07-02 반도체 패키지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150094802A KR101696401B1 (ko) 2015-07-02 2015-07-02 반도체 패키지 제조방법

Publications (2)

Publication Number Publication Date
KR20170004448A KR20170004448A (ko) 2017-01-11
KR101696401B1 true KR101696401B1 (ko) 2017-01-13

Family

ID=57833062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150094802A KR101696401B1 (ko) 2015-07-02 2015-07-02 반도체 패키지 제조방법

Country Status (1)

Country Link
KR (1) KR101696401B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH062710U (ja) * 1992-06-10 1994-01-14 金星エレクトロン株式会社 半導体パッケージ
KR100342403B1 (ko) * 2000-10-18 2002-07-03 김 무 솔더마스크가 장착된 리드프레임 및 그 제조방법
KR100445072B1 (ko) * 2001-07-19 2004-08-21 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
KR20100128004A (ko) * 2009-05-27 2010-12-07 엘지이노텍 주식회사 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법

Also Published As

Publication number Publication date
KR20170004448A (ko) 2017-01-11

Similar Documents

Publication Publication Date Title
US20190043790A1 (en) Modified leadframe design with adhesive overflow recesses
US6798047B1 (en) Pre-molded leadframe
US20070007634A1 (en) Method for manufacturing semiconductor chip package
US11018079B2 (en) Land structure for semiconductor package and method therefor
US7683462B2 (en) Chip package structure
US6794738B2 (en) Leadframe-to-plastic lock for IC package
TWI455269B (zh) 晶片封裝結構及其製作方法
KR101579623B1 (ko) 이미지 센서용 반도체 패키지 및 그 제조 방법
US20150332991A1 (en) Method of forming a thin substrate chip scale package device and structure
JP6797234B2 (ja) 半導体パッケージ構造体及びその製造方法
US9293398B2 (en) Land structure for semiconductor package and method therefor
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
US9768091B2 (en) Method of forming an electronic package and structure
US11276628B2 (en) Semiconductor package with die stacked on surface mounted devices
US9029992B2 (en) Electronic package structure with insulated adhesion portion for affixing and isolating lands spaced apart from land connect bar within a leadframe
US9018044B2 (en) Chip-on-lead package and method of forming
TW202129776A (zh) 半導體裝置和製造半導體裝置的方法
US9343427B2 (en) Manufacturing method of semiconductor device and semiconductor device manufactured thereby
KR101696401B1 (ko) 반도체 패키지 제조방법
US9437529B2 (en) Chip package structure and manufacturing method thereof
CN104425423B (zh) 半导体器件
KR100345164B1 (ko) 스택 패키지
CN112930589B (zh) 衬底结构及其制造和封装方法
KR101209472B1 (ko) 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법
KR101637189B1 (ko) 반도체 패키지 제조방법

Legal Events

Date Code Title Description
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4