KR100343917B1 - 클럭 동기 지연 제어 회로 - Google Patents

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Abstract

전진 펄스용 지연선은 복수의 전진 펄스용의 단위 지연 소자를 갖고 있다. 후퇴 펄스용 지연선은 복수의 후퇴 펄스용의 단위 지연 소자를 갖고 있다. 후퇴 펄스용 지연선은 전진 펄스용 지연선과 반대 방향으로 펄스 신호를 전파한다. 전진 펄스용의 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 전진 펄스용 지연선의 방향과 평행하게 되어 있다. 후퇴 펄스용의 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 후퇴 펄스용 지연선의 방향과 평행하게 되어 있다. 인접하는 2개의 전진 펄스용의 단위 지연 소자의 입력단으로부터 출력단의 방향은 서로 반대 방향으로 설정되어 있다. 인접하는 2개의 후퇴 펄스용의 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 서로 반대 방향으로 설정되어 있다.

Description

클럭 동기 지연 제어 회로{CLOCK SYNCHRONIZED DELAYING CIRCUIT}
본 발명은, 예를 들면 외부에서 반도체 집적 회로 내로 공급되는 클럭 신호(이하, 외부 클럭 신호라 칭함)로부터, 그것에 동기하여 반도체 집적 회로 내에서 사용하는 클럭 신호(이하, 내부 클럭 신호라 칭함)를 발생하는 클럭 동기 지연 제어 회로에 관한 것이다.
최근, 컴퓨터 시스템에 있어서는 처리 고속화가 요구되고 있어, 동기형 DRAM 등의 클럭 신호에 동기하여 동작하는 클럭 동기형 메모리가 채용되고 있다. 이와 같은 클럭 동기형 메모리는 메모리를 제어하기 위해 외부에서 공급되는 외부 클럭 신호에 동기한 내부 클럭 신호를 사용한다. 내부 클럭 신호와 외부 클럭 신호의 사이에 지연이 생기면, 회로의 오동작이 발생한다. 특히 동작 속도가 고속인 경우, 약간의 지연량이 생겨도 오동작이 쉽게 발생한다. 그래서, 내부 클럭 신호를 외부 클럭 신호에 동기시키기 위한 클럭 동기 지연 제어 회로가 설치된다.
먼저, 클럭 동기 지연 제어 회로의 동작 원리에 대해 간단하게 설명한다. 도 27은 종래의 클럭 동기 지연 제어 회로를 도시한 블록도이다. 이 회로는 특개평 10-69326호 공보에 개시된 STBD(Synchronous Traced Backward Delay)이다. 또한, 도 28은 클럭 동기 지연 제어 회로의 동작 원리를 설명하기 위한 파형도이다. 이후의 설명에서는 STBD의 동작을 알기 쉽게 하기 위해, N단째의 전진 펄스용 단위 지연 소자의 출력은 N단째의 상태 보유부의 입력에 접속되고, N단째의 상태 보유부의 출력은 N-1단째의 후퇴 펄스용 단위 지연 소자의 입력에 접속된 경우를 예로 설명한다.
도 28에 도시한 동기 τ의 외부 클럭 ExtCLK가 도 27의 수신기(11)에 공급된 경우를 고려할 수 있다. 외부 클럭 ExtCLK는 수신기(11)에 의해 파형 정형됨과 동시에 증폭된다. 이 수신기(11)로부터 출력되는 신호 CLK는 ExtCLK에 대해 수신기가 갖는 지연 시간 Trc만큼 지연되고 있다. 이 신호 CLK는 제어 펄스 생성 회로(13), 딜레이 모니터(DM)(12), 후퇴 펄스용 지연선(18)에 각각 공급된다. 제어 펄스 생성 회로(13)는 신호 CLK를 펄스화하여 제어 펄스 신호 P를 생성한다. 딜레이 모니터(12)는 수신기(11)의 지연 시간(Trc)과 구동기의 지연 시간(Tdr)의 합과 동등한 지연 시간(Trc+Tdr)을 갖고 있다. 이 딜레이 모니터(12)의 출력 신호(FCL)는 수신기(11)의 출력 신호(CLK)로부터 Trc+Tdr 지연되어 전진 펄스용 지연선(15)에 공급된다.
전진 펄스용 지연선(15)은 전진 펄스용 단위 지연 소자(DU)(14)를 세로로 접속하여 구성된다. 각 전진 펄스용 단위 지연 소자(14)는 제어 펄스 신호(P)가 로우 레벨일 때, 전단의 단위 지연 소자로부터의 전진 펄스를 후단의 단위 지연 소자로 전파한다. 또한, 각 전진 펄스용 단위 지연 소자(14)는 제어 펄스 신호(P)가 하이 레벨일 때 로우 레벨 신호를 출력하여 전진 펄스 신호의 전파를 중지시켜 지연선을 초기화한다. 신호(FCL)는 전파 개시로부터 제어 펄스 신호(P)가 하이 레벨이 될 때까지의 기간 τ-(Trc+Tdr)만큼 전진 펄스용 지연선을 전파한다.
상태 유지부(16)는 전진 펄스 신호의 전파 상태를 기억한다. 이 상태 유지부(16)는 기억한 정보에 기초하여 후퇴 펄스용 지연선(18)을 전파하는 후퇴 펄스 신호의 전파시간이 전진 펄스 신호의 전파시간과 동일하게 되도록 후퇴 펄스용 지연선(18)을 제어한다. 상태 유지부(16)는 세트 상태와 리세트 상태의 2종류의 상태를 가지며, 그 상태에 따른 제어신호를 후퇴 펄스용 단위 지연 소자(DV)(17)로 출력한다. 도 27에 있어서 "S"는 세트 상태를 나타내고, "R"은 리세트 상태를 나타내고 있다. 세트 상태 "S"인 상태 유지부(16)에 의하여 제어되는 후퇴 펄스용 단위 지연 소자(17)는 후단의 후퇴 펄스용 단위 지연 소자(17)의 출력과 동일한 논리치를 전단의 단위 지연 소자로 출력한다. 또한 리세트 상태 "R"인 상태 유지부에 의하여 제어되는 후퇴 펄스용 단위 지연 소자(17)는 수신기(11)의 출력 신호를 전단의 단위 지연 소자로 출력한다. 초기상태의 상태 유지부(16)는 모두 리세트 상태로 되어 있다. 상태 유지부(16)는 제어 펄스 신호(P)가 로우 레벨일 때, 접속되어 있는 전진 펄스용 단위 지연 소자(14)로 전진 펄스 신호가 전파하지 않으면 그대로 리세트 상태 "R"을 유지하고, 제어 펄스 신호(P)가 로우 레벨일 때, 전진 펄스 신호가 전파하면 세트 상태 "S"로 된다. 또한 제어 펄스 신호(P)가 하이 레벨일 때 접속되어 있는 후퇴 펄스용 단위 지연 소자(17)로 후퇴 펄스 신호가 전파되면 리세트 상태 "R"로 된다.
제어 펄스 신호(P)가 하이 레벨로 되었을 때, 신호(CLK)는 하이 레벨로 되어있다. 이 때문에, 리세트 상태 "R"인 N+1단 이후의 상태 유지부(16)에 의하여 제어된 후퇴 펄스용 단위 지연 소자(17)로 하이 레벨이 공급된다. 전진 펄스신호가 전파한 단수를 N단이라 하면 1~N단째의 상태 유지부(16)가 세트 상태 "S"이다. 이 때문에 리세트 상태 "R"인 N+1단째의 상태 유지부에 의하여 제어되는 N단째의 후퇴 펄스용 단위 지연 소자(17)로부터 출력되는 신호가 1~N-1단째의 후퇴 펄스용 단위 지연 소자(17)에 의하여 후퇴 펄스 신호로서 순차전파된다. 이 때문에 후퇴 펄스 신호가 전파하는 단위 지연 소자의 단수는 전진 펄스 신호의 전파한 단위 지연 소자의 단수와 동일하게 된다. 단위 지연 소자의 지연 시간이 동일하게 Δdu가 되도록 설계하면, 후퇴 펄스용 지연선(18)으로 입력하는 신호(CLK)는 전진 펄스 신호가 지연선을 전파한 것과 동일한 τ-(Trc+Tdr)의 기간, 지연선을 전파하여 출력된다. 후퇴 펄스용 지연선(18)의 출력 신호(RCL)는 구동기(19)로 공급된다. 이 구동기의 출력 신호(IntCLK)는 구동기(19)의 지연 시간(Tdr)만큼 지연되어 있다. 외부 클럭 신호(ExtCLK)가 공급된 후 내부 클럭 신호(IntCLK)가 생성되기까지의 지연 시간을 Δtotal이라 하면 Δtotal은 수학식 1과 같이 된다.
수학식 1로부터 알 수 있는 바와 같이, 외부 클럭 신호에 대한 내부 클럭 신호의 지연 시간은 2τ로 되어 결과적으로 외부 클럭 신호와 내부 클럭 신호가 동기한다.
상기 STBD와 같은 클럭 동기 지연 제어 회로를 구성하는 지연선에 있어서, 전진 펄스용 지연선(15)으로 전파되는 펄스신호의 방향은 후퇴 펄스용 단위 지연선(18)으로 전파되는 펄스신호방향과 역방향으로 되어 있다.
도 29는, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)을 구성하는 지연소자의 구성을 개략적으로 도시하고 있다. 이에 도시된 바와 같이, 전진 펄스용 지연선(15)을 구성하는 각 단위 지연 소자(14)와 후퇴 펄스용 지연선(18)을 구성하는 단위 지연 소자(17)의 입력단(In)과 출력단(Out)의 위치관계는 서로 역으로 되어 있다. 이와 같이 단위 지연 소자(14, 17)를 배치하는 것이 가장 간단한 설계법이다.
도 30은 도 29에 도시한 단위 지연 소자(14, 17)를 구체적으로 도시한 것으로, 단위 지연 소자(14, 17)를 2개의 인버터 회로로 구성했을 경우의 레이아웃을 도시하고 있다. 인버터 회로의 레이아웃은 n형확산층, p형확산층, 메탈-확산층간 컨택트, 폴리실리콘층, 메탈층, 폴리실리콘-메탈간 컨택트로 구성된다. 또한, MOS트랜지스터의 소스영역, 드레인영역은 도면중의 점선과 같이 되어, 폴리실리콘층이 게이트에 대응한다.
도 31은 도 30에 도시한 단위 지연 소자(14, 17)를 제조할 때, 도면에 도시한 화살표방향(MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역 방향))으로 마스크가 벗어난 경우를 도시하고 있다. 이와 같이 마스크의 벗어남이 발생했을 경우, 전진 펄스용 단위 지연 소자(14)와 후퇴 펄스용 단위 지연 소자(17)의 특성이 달라져 버린다. 따라서, 전진 펄스용 단위 지연 소자(14)와 후퇴 펄스용 단위 지연 소자(17)의 지연 시간이 동일해지지 않는다.
전진 펄스용 단위 지연 소자(14)의 지연 시간을 tdu-1이라 하고, 후퇴 펄스용 단위 지연 소자(17)의 지연 시간을 tdu-s라 하면, 도 29에 도시한 회로에 있어서의 지연 시간의 관계는 도 32와 같이 나타낼 수가 있다. 이 때문에, τ-(Trc+Tdr) 사이에 전진 펄스가 전진 펄스용 지연선의 N단째까지 전파하고, 후퇴 펄스가 N단째의 후퇴 펄스용 지연선의 N단째로부터 전파할 때, 다음 식에 나타내는 오차가 발생한다.
｜tdu-1-tdu-s｜×N
이 오차에 의하여 외부 클럭 신호와 내부 클럭 신호 사이에 오차가 발생하게 된다. 이 문제는 STBD와 마찬가지로 방향이 반대인 2개의 지연선을 사용하는 클럭 동기 지연 제어 회로에 공통된다.
도 33 내지 도 35a, 35b는 펄스를 전파시키는 방향이 역인 2개이상의 지연선을 사용한 종래의 클럭동기 지연 제어 회로의 다른 실시예를 도시하고 있다. 도 33에 있어서, 전진 펄스용 지연선(27)과 후퇴 펄스용 지연선(28)은 부정 논리곱과 부정 논리합을 사용하여 단위 지연 유닛(31, 32)를 구성하고 있다. 도 33과 도 34는 특개평8-237091호 공보에 개시된 회로이다. 이 회로에 있어서 전진 펄스용 지연선(14)과 후퇴 펄스용 지연선(15)을 구성하는 단위 지연 소자(4-2, 5-2)는 부정 논리곱과 인버터 회로를 사용하고 있다. 도 35a는 특개평11-31952호 공보에 개시된 회로이다. 이 회로에 있어서, 전진 펄스용 지연선(6)과 후퇴 펄스용 지연선(7)은 단위 지연 소자(11, 12)로 구성되어 있다. 또는, 전진 펄스용 지연선(6)과 후퇴 펄스용 지연선(7)은 도 35b에 도시한 바와 같이 복수의 클럭드 인버터 회로(31)를 이용하여 구성된다.
또한, 도 36a는 도 27에 도시한 2 사이클에서 내부 클럭 신호가 외부 클럭 신호에 동기하는 클럭 동기 지연 제어 회로와는 다른 방식을 나타내고 있다. 이 방식의 클럭 동기 지연 제어 회로는 수신기와 딜레이 모니터와 제어 회로와 입력 제어 회로와 단위 지연 소자와 출력 제어 회로(구동기 겸용)로 구성되어 있다. 지연선(1)과 지연선(2)은 종속 접속된 복수의 단위 지연 소자에 의해 구성되어 있다. 도 27에 도시한 전진 펄스용 단위 지연 소자와 후퇴 펄스용 단위 지연 소자는 한쪽 방향으로밖에 펄스를 전파하지 않는다. 이것에 대해, 도 36a에 도시한 지연선(1, 2)을 구성하는 단위 지연 소자는 펄스 신호를 전진 방향과 후퇴 방향의 양방향으로 전파한다. 도 36b는 도 36a에 도시한 단위 지연 소자의 한 예를 도시하고 있다. 도 36b, 도 36a에 도시한 구성에 있어서도, 마스크 어긋남이나 프로세스 변동에 의해 지연선의 지연 시간에 오차가 생겨 성능 열화가 생긴다고 하는 문제를 갖고 있다.
본 발명은 상기 과제를 해결하기 위한 것으로, 그 목적으로 하는 것은 마스크의 정렬 어긋남 등에 의해 지연선에서 생기는 동기 오차를 최소한으로 억제할 수 있는 클럭 동기 지연 제어 회로를 제공하기 위한 것이다.
본 발명의 목적은 다음 회로에 의해 구성된다.
클럭 동기 지연 제어 회로는 펄스 신호를 전파하는 제1 지연선, 및 펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선을 포함하는데, 상기 제1 지연선은 복수의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 복수의 제2 단위 지연 소자를 갖고 있으며, 상기 제1 지연선에 펄스 신호가 전파될 때의 제1 지연 시간은 제1 전파 시간을 갖고 있고, 상기 제2 지연선은 제2 전파 시간을 갖고 있으며, 상기 제1 및 제2 단위 지연 소자는 각각 제1 단위 지연 소자, 제2 단위 지연 소자끼리 대향하여 배치되어 있다.
또한, 본 발명의 목적은 다음 회로에 의해 달성된다.
클럭 동기 지연 제어 회로는 펄스 신호를 전파하는 제1 지연선, 및 펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선을 포함하는데, 상기 제1 지연선은 제1 및 제2 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 제3 및 제4 단위 지연 소자를 갖고 있으며, 상기 제1 내지 제4 단위 지연 소자는 각각 입력단 및 출력단을 갖고 있고, 상기 제1 및 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제1 지연선의 방향과 평행하게 설정되어 있으며, 상기 제3 및 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 지연선의 방향과 평행하게 설정되어 있고, 상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대로 설정되어 있으며, 상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대로 설정되어 있다.
본 발명에 따르면, 마스크의 정렬 어긋남이나 프로세스 변동이 생겨도 지연선에서 생기는 동기 오차를 최소한으로 억제할 수 있게 된다. 또한, 본 발명에 따르면, 프로세스를 변경하지 않고, 레이아웃에 대한 연구만으로 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 블록도.
도 2는 도 1에 도시한 단위 지연 소자의 레이아웃을 도시한 평면도.
도 3은 도 2에 도시한 단위 지연 소자의 마스크 어긋남을 설명하기 위해 도시한 평면도.
도 4는 제1 실시예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 5는 본 발명의 제2 실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 블록도.
도 6은 도 5에 도시한 단위 지연 소자의 레이아웃을 도시한 평면도.
도 7은 도 6에 도시한 단위 지연 소자의 마스크 어긋남을 설명하기 위해 도시한 평면도.
도 8은 제2 실시예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 9는 본 발명의 제3 실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 블록도.
도 10은 도 9에 도시한 단위 지연 소자의 레이아웃을 도시한 평면도.
도 11은 도 10에 도시한 단위 지연 소자의 마스크 어긋남을 설명하기 위해도시한 평면도.
도 12는 제3 실시예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 13은 본 발명의 제4 실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 블록도.
도 14는 도 13에 도시한 단위 지연 소자의 레이아웃을 도시한 평면도.
도 15는 도 14에 도시한 단위 지연 소자의 마스크 어긋남을 설명하기 위해 도시한 평면도.
도 16은 제4 실시예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 17은 본 발명의 제5 실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 블록도.
도 18은 도 17에 도시한 단위 지연 소자의 레이아웃을 도시한 평면도.
도 19는 도 18에 도시한 단위 지연 소자의 마스크 어긋남을 설명하기 위해 도시한 평면도.
도 20은 제5 실시예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 21은 본 발명의 제6 실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 블록도.
도 22는 도 21에 도시한 단위 지연 소자의 레이아웃을 도시한 평면도.
도 23은 도 22에 도시한 단위 지연 소자의 마스크 차이를 설명하기 위해 도시한 평면도.
도 24는 제6 실시예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 25는 본 발명의 제7 실시예를 도시한 것으로, 단위 지연 소자의 레이아웃을 도시한 평면도.
도 26은 본 발명의 제8 실시예를 도시한 것으로, 단위 지연 소자의 레이아웃을 도시한 평면도.
도 27은 종래예의 클럭 동기 지연 제어 회로의 블록도.
도 28은 종래예의 클럭 동기 지연 제어 회로의 동작 파형도.
도 29는 종래예에 관한 블록도.
도 30은 종래예를 상세하게 설명하기 위한 레이아웃도.
도 31은 종래예를 상세하게 설명하기 위한 레이아웃도.
도 32는 종래예를 이용한 클럭 동기 지연 제어 회로의 블록도.
도 33은 종래예의 클럭 동기 지연 제어 회로의 블록도.
도 34는 종래예의 클럭 동기 지연 제어 회로의 블록도.
도 35a는 종래예의 클럭 동기 지연 제어 회로를 도시한 블록도.
도 35b는 도 35a의 주요부를 도시한 회로도.
도 36a는 종래예의 클럭 동기 지연 제어 회로를 도시한 블록도.
도 36b는 도 36a의 단위 지연 소자를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 수신기
12 : 딜레이 모니터
14-1∼14-4, 17-1∼17-4 : 단위 지연 소자
15 : 전진 펄스용 지연선
18 : 후퇴 펄스용 지연선
INV1, INV2 : 인버터 회로
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시예를 도시한 것이다. 도 1은, 예를 들면 도 27의 클럭 동기 지연 제어 회로에 있어서의 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)의 주요부만을 도시하고 있다. 도 1에 도시한 바와 같이, 전진 펄스용 지연선(15), 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 일치되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 이와 마찬가지로, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 즉, 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)에 기재한 기호 "F" 및 "회전된 F"와 같이 인접하는 단위 지연 소자의 패턴이 교대로 반전되어 있다.
도 2는 도 1에 도시한 4개의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 레이아웃을 도시하고 있다. 도 2의 경우, 각 단위 지연 소자(14-1, 14-2, 17-1, 17-2)는, 예를 들면 2개의 인버터 회로(INV1, INV2)로 구성되어 있다. 도 2에 도시한바와 같이, 전진 펄스용 지연선(15)에 있어서, 단위 지연 소자(14-1)의 인버터 회로(INV1, INV2)의 패턴과, 단위 지연 소자(14-2)의 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1과 14-2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다. 또한, 후퇴 펄스용 지연선(18)에 있어서, 단위 지연 소자(17-1)의 인버터 회로(INV1, INV2)의 패턴과, 단위 지연 소자(17-2)의 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(17-1과 17-2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다. 각 인버터 회로를 구성하는 트랜지스터의 채널 길이의 방향은 단위 지연 소자의 배열 방향을 따르고 있다.
인버터 회로의 레이아웃은 n형 확산층, p형 확산층, 금속층과 확산층을 접속하는 컨택트, 폴리실리콘층, 금속층 및 폴리실리콘층과 금속층을 접속하는 컨택트에 의해 구성되어 있다. 또한, MOS 트랜지스터의 소스 영역, 드레인 영역은 도면 중의 점선과 같이 되고, 폴리실리콘층은 게이트에 대응한다.
도 3은 도 2에 도시한 레이아웃에 있어서, 도시된 화살표 방향, 예를 들면 MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역으로의 방향)으로 마스크가 어긋난 경우를 도시하고 있다. 이 경우, 전진 펄스용의 단위 지연 소자(14-1)와 후퇴 펄스용의 단위 지연 소자(17-2)의 지연 시간이 각각 동일해지고, 전진 펄스용의 단위 지연 소자(14-2)와 후퇴 펄스용의 단위 지연 소자(17-1)의 지연 시간이 각각 동일해진다.
도 4는 도 1 내지 도 3에 도시한 바와 같이 단위 지연 소자를 배치한 경우에 있어서, 마스크의 정렬 어긋남이 생긴 경우에 있어서의 각 지연선의 지연 시간을도시하고 있다. 전진 펄스용 지연선(15)에 있어서, 인접하는 단위 지연 소자의 지연 시간을 각각 tdu-l과 tdu-s로 표시하면, 전진 펄스용 지연선(15)에 있어서의 이들 지연 시간 tdu-s과 tdu-l은 도 4에 도시한 바와 같이 교대로 발생한다. 또한, 후퇴 펄스용 지연선(18)도 전진 펄스용 지연선(15)과 마찬가지로, 지연 시간 tdu-s과 tdu-l이 교대로 발생한다. 이와 같은 구성에 있어서, 시간 τ-(Trc+Tdr) 동안에 전진 펄스 신호가 전진 펄스용 지연선(15)의 N단째까지 전파된다고 하면, 전진 펄스용 지연선(15)에 있어서의 총 지연 시간 Δf, 및 후퇴 펄스용 지연선(18)에 있어서의 총 지연 시간 Δb는 다음 식과 같이 표시된다.
(Ⅰ) N=2k(k는 1 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k
Δb=tdu-s×k+tdu-l×k
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 2a과 같이 된다.
따라서, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이에서 지연 시간의 오차가 생기지 않는다.
(Ⅱ) N=2k+1(k는 0 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k+tdu-l
Δb=tdu-s×k+tdu-l×k+tdu-s
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 2b와 같이 된다.
따라서, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이의 지연 시간은 최소한으로 억제된다. 이와 같이, 펄스 신호가 단위 지연 소자를 전파하는 수 N에 상관없이 수학식 2b로 나타낸 오차 이하로 억제된다.
상기 제1 실시예에 따르면, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)을 구성하는 인접하는 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향을 단위 지연 소자의 배열 방향과 일치시키고, 인접하는 각 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향을 서로 반대 방향으로 배치하고 있다. 이 때문에, 펄스 신호가 전파되는 단위 지연 소자의 수에 관계없이 지연 시간의 오차가 누적되지 않는다는 이점을 갖고 있다.
또한, 제1 실시예에 따르면, 프로세스를 개선하지 않아도 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다. 더욱이, 인접하는 단위 지연 소자는 대칭성을 갖고 있다. 이 때문에, 인접하는 단위 지연 소자는 배선의 저항치나 용량을 동일하게 할 수 있다.
다음에, 도 5를 참조하여 본 발명의 제2 실시예에 대해 설명한다. 또, 제2 실시예에 있어서, 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 5에 도시한 바와 같이, 전진 펄스용 지연선(15), 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 수직으로 되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4) 중, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 동일하게 되어 있다. 이와 마찬가지로, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4) 중, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 동일하게 되어 있다. 즉, 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)에 기재한 기호 "회전된 F"와 같이 인접하는 단위 지연 소자의 패턴이 교대로 반전되어 있다.
도 6은 도 5에 도시한 4개의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 레이아웃을 도시하고 있다. 도 6의 경우, 각 단위 지연 소자(14-1, 14-2, 17-1, 17-2)는 예를 들면 2개의 인버터 회로(INV1, INV2)로 구성되어 있다. 도 6에 도시한 바와 같이, 각 인버터 회로를 구성하는 트랜지스터의 채널 길이의 방향은 각 지연선(15, 18)에 있어서의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 배열 방향과 직교되어 있다. 전진 펄스용 지연선(15)에 있어서, 인접하는 단위 지연 소자(14-1, 14-2)를 구성하는 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1, 14-2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다. 또한, 후퇴 펄스용 단위 지연 소자(17-1, 17-2)에 있어서, 인버터 회로(INV1, INV2)를 구성하는 패턴은 단위 지연 소자(17-1, 17-2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다.
도 7은 도 6에 도시한 레이아웃에 있어서, 도시된 화살표 방향, 예를 들면 MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역으로의 방향)으로마스크가 어긋난 경우의 예를 도시하고 있다. 이 실시예의 경우, 채널 길이 방향으로 마스크 어긋남이 생긴 경우, 각 MOS 트랜지스터 패턴의 어긋남 방향이 동일하기 때문에, 각 단위 지연 소자의 지연 시간은 모두 동일하게 된다. 이 때문에, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)의 지연 시간은 각각 동일하게 된다.
도 8은 도 5 내지 도 7에 도시한 바와 같이 단위 지연 소자를 배치한 경우에 있어서, 마스크 정렬 어긋남이 생긴 경우에 있어서의 각 지연선의 지연 시간을 나타내고 있다. 이 실시예의 경우, 각 단위 지연 소자의 지연 시간은 도 8에 도시한 바와 같이 모두 tdu'로 된다. 이 때문에, 펄스 신호가 전파되는 단위 지연 소자의 수가 기수, 우수에 관계없이 지연 시간의 오차를 0으로 할 수 있다.
상기 제2 실시예에 따르면, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)의 각 단위 지연 소자의 입력단으로부터 출력단으로의 방향을 단위 지연 소자의 배열 방향과 직교하는 방향으로 하고, 각 지연선(15, 18)에 있어서 인접하는 단위 지연 소자를 각 단위 지연 소자의 경계선을 중심으로 하여 대칭으로 배치하고 있다. 따라서, 마스크 어긋남이 생겨도 각 지연선(15, 18)을 구성하는 단위 지연 소자의 지연 시간이 모두 동일해지기 때문에, 지연 시간의 차에 의한 오차가 생기지 않는다는 이점을 갖고 있다.
또한, 제2 실시예에 따르면, 프로세스를 개선하지 않아도 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다. 더욱이, 인접하는 단위 지연 소자는 대칭성을 갖고 있다. 이 때문에, 인접하는 단위 지연 소자는 배선의 저항치나 용량을 동일하게 할 수 있다.
도 9는 본 발명의 제3 실시예를 도시하고 있다. 또, 제3 실시예에 있어서, 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 9에 도시한 바와 같이, 전진 펄스용 지연선(15), 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 수직으로 되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 이와 마찬가지로, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 즉, 각 단위 지연 소자에 기재한 기호 "회전된 F"와 같이 인접하는 단위 지연 소자의 레이아웃이 교대로 반전되어 있다.
도 10은 도 9에 도시한 4개의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 레이아웃을 도시하고 있다. 도 10의 경우, 각 단위 지연 소자(14-1, 14-2, 17-1, 17-2)는 예를 들면 2개의 인버터 회로(INV1, INV2)로 구성되어 있다. 도 10에 도시한 바와 같이, 각 인버터 회로를 구성하는 트랜지스터의 채널 길이의 방향은 각 지연선(15, 18)에 있어서의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 배열 방향과 직교되어 있다. 전진 펄스용 지연선(15)에 있어서, 인접하는 단위 지연 소자(14-1, 14-2)를 구성하는 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1, 14-2)의 경계를 중심으로 하여 점대칭으로 배치되어 있다. 또한, 후퇴펄스용 단위 지연 소자(17-1, 17-2)에 있어서, 인버터 회로(INV1, INV2)를 구성하는 레이아웃은 단위 지연 소자(17-1, 17-2)의 경계를 중심으로 하여 점대칭으로 배치되어 있다.
도 11은 도 10에 도시한 레이아웃에 있어서, 도시된 화살표 방향, 예를 들면 MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역으로의 방향)으로 마스크가 어긋난 경우의 예를 도시하고 있다. 이 실시예의 경우, 채널 길이 방향으로 마스크 어긋남이 생긴 경우, 전진 펄스용 지연선(15, 18)에 있어서, 단위 지연 소자(14-1과 17-1, 14-2와 17-2)의 패턴이 어긋나는 방향이 동일하게 된다. 이 때문에, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)의 지연 시간은 각각 동일하게 된다.
도 12는 도 5 내지 도 7에 도시한 바와 같이 단위 지연 소자를 배치한 경우에 있어서, 마스크 정렬 어긋남이 생긴 경우에 있어서의 각 지연선의 지연 시간을 나타내고 있다. 이 실시예의 경우, 도 12에 도시한 바와 같이, 지연 시간이 tdu-l인 단위 지연 소자와, tdu-s인 단위 지연 소자가 교대로 나란히 배치되고, 제1 실시예와 다르게 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)의 동일 단의 단위 지연 소자의 지연 시간이 동일하게 된다. 이와 같은 구성에 있어서, 시간 τ-(Trc+Tdr) 동안에 전진 펄스 신호가 전진 펄스용 지연선(15)의 N단째까지 전파된다고 하면, 전진 펄스용 지연선(15)에 있어서의 총 지연 시간 Δf, 및 후퇴 펄스용 지연선(18)에 있어서의 총 지연 시간 Δb는 다음 식과 같이 표시된다.
(I) N=2k(k는 1 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k
Δb=tdu-l×k+tdu-s×k
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 3a과 같이 된다.
따라서, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이에서 지연 시간의 오차가 생기지 않는다.
(II) N=2k+1(k는 0 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k+tdu-l
Δb=tdu-l×k+tdu-s×k+tdu-l
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 3b와 같이 된다.
따라서, 이 경우도 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이에서 지연 시간의 오차가 생기지 않는다.
상기 제3 실시예에 따르면, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)을 구성하는 인접하는 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향을 단위 지연 소자의 배열 방향과 직교시키고, 인접하는 각 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향을 서로 반대 방향으로 배치하고있다. 이 때문에, 펄스 신호가 전파되는 단위 지연 소자의 수에 관계없이 지연 시간에 오차가 발생하지 않는다.
또한, 프로세스 변동이 생겼을 때, 제2 실시예에서는 지연선을 구성하는 모든 단위 지연 소자가 동일 특성을 갖도록 변화된다. 이것에 대해, 제3 실시예에서는 지연선을 구성하는 절반의 단위 지연 소자가 동일 특성을 갖도록 변화되고, 나머지 절반이 반대의 특성을 갖도록 변화된다. 이 때문에, 제3 실시예는 제2 실시예보다 프로세스 변동에 의한 영향을 평균화할 수 있다.
또한, 제3 실시예에 있어서, 인접하는 단위 지연 소자의 입력단과 출력단은 제2 실시예에 비해 가까운 위치에 있다. 이 때문에, 제3 실시예는 제2 실시예에 비해 입력단과 출력단을 용이하게 접속할 수 있고, 또한 배선 길이를 단축할 수 있다는 이점을 갖고 있다.
또한, 제3 실시예에 따르면, 프로세스를 개선하지 않아도 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다. 더욱이, 인접하는 단위 지연 소자는 대칭성을 갖고 있다. 이 때문에, 인접하는 단위 지연 소자는 배선의 저항치나 용량을 동일하게 할 수 있다.
다음에, 도 13을 참조하여 본 발명의 제4 실시예에 대해 설명한다. 또, 제4 실시예에 있어서, 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 13에 있어서, 전진 펄스용 지연선(15), 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 일치되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 또한, 각 단위 소자(14-1∼14-4)는 기호 "F" 및 "회전된 F"로 표시한 바와 같이, 인접하는 단위 지연 소자의 패턴이 교대로 반전되어 있다. 이와 마찬가지로, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 또한, 각 단위 지연 소자(17-1∼17-4)는 기호 "F" 및 "회전된 F"로 표시한 바와 같이 인접하는 단위 지연 소자의 패턴이 교대로 반전되어 있다.
도 14는 도 13에 도시한 4개의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 레이아웃을 도시하고 있다. 도 14의 경우, 각 단위 지연 소자(14-1, 14-2, 17-1, 17-2)는, 예를 들면 2개의 인버터 회로(INV1, INV2)로 구성되어 있다. 도 14에 도시한 바와 같이, 전진 펄스용 지연선(15)의 인접하는 단위 지연 소자(14-1, 14-2)에 있어서, 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1, 14-2)의 경계를 중심으로 하여 점대칭으로 배치되어 있다. 또한, 후퇴 펄스용 단위 지연 소자(17-1, 17-2)에 있어서, 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(17-1, 17-2)의 경계를 중심으로 하여 점대칭으로 배치되어 있다. 각 인버터 회로를 구성하는 트랜지스터의 채널 길이의 방향은 단위 지연 소자의 배열 방향을 따르고 있다.
도 15는 도 14에 도시한 레이아웃에 있어서, 도시된 화살표 방향, 예를 들면MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역으로의 방향)으로 마스크가 어긋난 경우를 도시하고 있다. 이 경우, 전진 펄스용 단위 지연 소자(14-1)와 후퇴 펄스용 단위 지연 소자(17-2)의 지연 시간이 동일해지고, 전진 펄스용 단위 지연 소자(14-2)와 후퇴 펄스용 단위 지연 소자(17-1)의 지연 시간이 동일해진다.
도 16은 도 13 내지 도 15에 도시한 바와 같이 단위 지연 소자를 배치한 경우에 있어서, 마스크 정렬 어긋남이 생긴 경우에 있어서의 각 지연선의 지연 시간을 나타내고 있다. 전진 펄스용 지연선(15)에 있어서, 인접하는 단위 지연 소자의 지연 시간을 각각 tdu-l과 tdu-s로 표시하면, 전진 펄스용 지연선(15)에 있어서의 이들 지연 시간 tdu-l과 tdu-s는 도 16에 도시한 바와 같이 교대로 발생한다. 또한, 후퇴 펄스용 지연선(18)도 전진 펄스용 지연선(15)과 마찬가지로, 지연 시간 tdu-s와 tdu-l이 교대로 발생한다. 이와 같은 구성에 있어서, 시간 τ-(Trc+Tdr) 동안에 전진 펄스 신호가 전진 펄스용 지연선(15)의 N단째까지 전파된다고 하면, 전진 펄스용 지연선(15)에 있어서의 총 지연 시간 Δf, 및 후퇴 펄스용 지연선(18)에 있어서의 총 지연 시간 Δb는 다음 식과 같이 표시된다.
(I) N=2k(k는 1 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k
Δb=tdu-s×k+tdu-l×k
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 4a과 같이 된다.
따라서, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이에서 지연 시간의 오차가 생기지 않는다.
(II) N=2k+1(k는 0 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k+tdu-l
Δb=tdu-s×k+tdu-l×k+tdu-s
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 4b와 같이 된다.
따라서, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이의 지연 시간은 최소한으로 억제된다. 이와 같이, 펄스 신호가 단위 지연 소자를 전파하는 수 N에 상관없이 수학식 4b에 나타낸 오차로 억제된다.
제4 실시예에 따르면, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)을 구성하는 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향을 단위 지연 소자의 배열 방향과 일치시키고, 인접하는 각 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향을 서로 반대 방향으로 배치하고 있다. 또한, 인접하는 단위 지연 소자의 패턴을 교대로 반전시키고 있다. 이 때문에, 제1 실시예와 마찬가지로 펄스 신호가 전파되는 단위 지연 소자의 수에 관계없이 지연 시간의 오차가 누적되지 않는다는 이점을 갖고 있다.
또한, 프로세스를 개선하지 않아도 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다. 더욱이, 인접하는 단위 지연 소자는 대칭성을 갖고 있다. 이 때문에, 인접하는 단위 지연 소자는 배선의 저항치나 용량을 동일하게 할 수 있다.
다음에, 도 17을 참조하여 본 발명의 제5 실시예에 대해 설명한다. 또, 제5 실시예에 있어서, 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 17에 도시한 바와 같이, 전진 펄스용 지연선(15), 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 일치되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 동일 방향으로 되어 있다. 이와 마찬가지로, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 동일 방향으로 되어 있다. 전진 펄스용 지연선(15)에 있어서, 각 단위 지연 소자(14-1∼14-4)의 입력단 In과 출력단 Out의 배치 방향은 전진 펄스 신호의 전파 방향과 일치되어 있다. 이것에 대해, 후퇴 펄스용 지연선(18)에 있어서, 각 단위 지연 소자(17-1∼17-4)의 입력단 In과 출력단 Out의 배치 방향은 후퇴 펄스 신호의 전파 방향과 반대 방향으로 되어 있다. 전진 펄스용 지연선(15)에 있어서, 각 단위 지연 소자(14-1∼14-4)는 전진 펄스 신호의 전파 방향과 일치하도록 입력단 In과 출력단 Out이 배선 L1에 의해 순차 접속된다. 한편, 후퇴 펄스용 지연선(18)에 있어서, 단위 지연 소자(17-1∼17-4)는 후퇴 펄스 신호의 전파 방향과 일치하도록 입력단 In과 출력단 Out이 배선 L2에 의해 순차 접속된다.
본 실시예에 있어서, 전진 펄스용의 단위 지연 소자(14-1∼14-4) 사이의 입력단 In과 출력단 Out 사이의 거리와, 후퇴 펄스용의 단위 지연 소자(17-1∼17-4) 사이의 입력단 In과 출력단 Out 사이의 거리가 다르게 되어 있다. 이 때문에, 단위 지연 소자(17-1∼17-4)를 접속하는 배선 L2의 길이와, 단위 지연 소자(14-1∼14-4)를 접속하는 배선 L1의 길이가 서로 다르다. 따라서, 배선 L1의 저항치와 배선 L2의 저항치가 다르다. 그러나, 배선의 지연 시간을 결정하는 요인은 배선의 저항값보다 용량 쪽이 지배적이다. 이 때문에, 본 실시예에서는 배선 L1과, 배선 L2의 용량이 동일하게 되도록 설정되고, 배선 L1, L2에 의한 지연 시간이 거의 일치되어 있다.
도 18은 도 17에 도시한 4개의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 패턴 레이아웃을 도시하고 있다. 도 18에 있어서, 각 단위 지연 소자(14-1, 14-2, 17-1, 17-2)는 예를 들면 2개의 인버터 회로(INV1, INV2)로 구성되어 있다. 도 18에 도시한 바와 같이, 전진 펄스용 지연선(15)의 인접하는 단위 지연 소자(14-1)의 인버터 회로(INV1, INV2)의 패턴과, 단위 지연 소자(14-2)의 인버터 회로(INV1, INV2)의 패턴은 동일하게 되어 있다. 또한, 후퇴 펄스용 단위 지연 소자(17-1, 17-2)의 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1, 14-2)와 마찬가지로 동일하게 되어 있다. 각 인버터 회로를 구성하는 트랜지스터의 채널 길이의 방향은 단위 지연 소자의 배열 방향을 따르고 있다.
도 19는 도 18에 도시한 패턴 레이아웃에 있어서, 도시된 화살표 방향, 예를 들면 MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역으로의 방향)으로 마스크가 어긋난 경우를 도시하고 있다. 이 경우, 전진 펄스용 단위 지연 소자(14-1, 14-2)의 패턴 어긋남 방향과, 후퇴 펄스용 단위 지연 소자(17-1, 17-2)의 패턴 어긋남 방향이 일치한다.
도 20은 도 17 내지 도 19에 도시한 바와 같이 단위 지연 소자를 배치한 경우에 있어서, 마스크 정렬 어긋남이 생긴 경우에 있어서의 각 지연선의 지연 시간을 나타내고 있다. 이 실시예의 경우, 전진 펄스용 지연선(15) 및 후퇴 펄스용 지연선(18)에 있어서, 각 단위 지연 소자의 지연 시간은 예를 들면 각각 tdu'로 된다. 그러나, 이 실시예의 경우, 전진 펄스용 단위 지연 소자(14-1, 14-2)의 접속 관계와, 후퇴 펄스용 단위 지연 소자(17-1, 17-2)의 접속 관계가 도 17에 도시한 바와 같이 설정되어 있다. 이 때문에, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)의 지연 시간은 각각 동일해진다.
제5 실시예에 따르면, 전진 펄스용 지연선(15) 및 후퇴 펄스용 지연선(18)을 구성하는 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향을 서로 일치시키고, 또 입력단 In으로부터 출력단 Out으로의 방향을 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 배열 방향과 일치시키고 있다. 또한, 후퇴 펄스용 지연선(18)의 단위 지연 소자(17-1∼17-4)는 후퇴 펄스 신호의 전파 방향과 일치하도록 입력단 In과 출력단 Out이 배선 L1에 의해 순차 접속된다. 이 때문에, 펄스 신호가 전파되는 단위 지연 소자의 수에 상관없이 지연 시간의 오차가 생기지 않는다는 이점을 갖고 있다.
또한, 이 실시예에 따르면, 프로세스를 개선하지 않아도 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다.
또한, 본 실시예에서는 전진 펄스용의 단위 지연 소자(14-1∼14-4)와 후퇴 펄스용의 단위 지연 소자(17-1∼17-4)에서 단위 지연 소자 간의 입력단 In과 출력단 Out 사이의 거리가 다르다. 그러나, 단위 지연 소자(14-1∼14-4) 끼리를 연결하는 배선 L1과 단위 지연 소자(17-1∼17-4)를 연결하는 배선 L2의 용량을 동일하게 설정하고 있다. 따라서, 배선 L1과 L2의 RC 시정수를 거의 동일하게 할 수 있고, 배선 L의 지연 시간과 L2의 지연 시간을 거의 동일하게 할 수 있다.
다음에, 도 21을 참조하여 본 발명의 제6 실시예에 대해 설명한다. 또, 제6 실시예에 있어서, 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
도 21에 있어서, 전진 펄스용 지연선(15) 및 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 일치되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 배치되어 있다. 이와 마찬가지로, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 동일 방향으로 되어 있다. 또한, 도 1에 도시한 제1 실시예와 달리, 지연선(18)을구성하는 단위 지연 소자(17-1∼17-4)는 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)와 동일 방향으로 배치 설정되어 있다.
도 22는 도 21에 도시한 4개의 단위 지연 소자(14-1, 14-2, 17-1, 17-2)의 레이아웃을 도시하고 있다. 도 22에 있어서, 각 단위 지연 소자(14-1, 14-2, 17-1, 17-2)는 예를 들면 2개의 인버터 회로(INV1, INV2)로 구성되어 있다. 도 22에 도시한 바와 같이, 전진 펄스용 지연선(15)에 있어서, 단위 지연 소자(14-1)의 인버터 회로(INV1, INV2)의 패턴과, 단위 지연 소자(14-2)의 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1과 14-2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다. 또한, 후퇴 펄스용 지연선(18)에 있어서, 단위 지연 소자(17-1)의 인버터 회로(INV1, INV2)의 패턴과, 단위 지연 소자(17-2)의 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(17-1과 17-2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다. 또한, 후퇴 펄스용 단위 지연 소자(17-1, 17-2)의 인버터 회로(INV1, INV2)의 패턴은 단위 지연 소자(14-1, 14-2)와 동일하게 되어 있다. 각 인버터 회로를 구성하는 트랜지스터의 채널 길이의 방향은 단위 지연 소자의 배열 방향을 따르고 있다.
도 23은 도 22에 도시한 레이아웃에 있어서, 도시된 화살표 방향, 예를 들면 MOS 트랜지스터의 채널 길이 방향(소스 영역으로부터 드레인 영역으로의 방향)으로 마스크가 어긋난 경우를 도시하고 있다. 이 경우, 전진 펄스용의 단위 지연 소자(14-1)와 후퇴 펄스용의 단위 지연 소자(17-2)의 지연 시간이 각각 동일해지고, 전진 펄스용의 단위 지연 소자(14-2)와 후퇴 펄스용의 단위 지연 소자(17-1)의지연 시간이 각각 동일해진다.
도 24는 도 21 내지 도 23에 도시한 바와 같이 단위 지연 소자를 배치한 경우에 있어서, 마스크 정렬 어긋남이 생긴 경우에 있어서의 각 지연선의 지연 시간을 나타내고 있다. 전진 펄스용 지연선(15)에 있어서, 인접하는 단위 지연 소자의 지연 시간을 각각 tdu-l과 tdu-s로 표시하면, 전진 펄스용 지연선(15)에 있어서의 이들 지연 시간 tdu-l과 tdu-s는 도 24에 도시한 바와 같이 교대로 발생한다. 또한, 후퇴 펄스용 지연선(18)도 전진 펄스용 지연선(15)과 마찬가지로, 지연 시간 tdu-l과 tdu-s가 교대로 발생한다. 본 실시예의 경우, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18)에 있어서, 동일 단의 단위 지연 소자의 지연 시간이 동일해진다. 이 점이 도 4에 도시한 제1 실시예와 다르다.
이와 같은 구성에 있어서, 시간 τ-(Trc+Tdr) 동안에 전진 펄스 신호가 전진 펄스용 지연선(15)의 N단째까지 전파된다고 하면, 전진 펄스용 지연선(15)에 있어서의 총 지연 시간 Δf, 및 후퇴 펄스용 지연선(18)에 있어서의 총 지연 시간 Δb는 다음 식과 같이 표시된다.
(I) N=2k(k는 1 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k
Δb=tdu-l×k+tdu-s×k
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 5a과 같이 된다.
따라서, 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이에서 지연 시간의 오차가 생기지 않는다.
(II) N=2k+1(k는 0 이상의 정수)인 경우
Δf=tdu-l×k+tdu-s×k+tdu-l
Δb=tdu-l×k+tdu-s×k+tdu-l
지연 시간 Δf와 지연 시간 Δb의 차는 수학식 5b와 같이 된다.
따라서, 이 경우도 전진 펄스용 지연선(15)과 후퇴 펄스용 지연선(18) 사이에서 지연 시간의 오차가 생기지 않는다.
상기 제6 실시예에 따르면, 전진 펄스용 지연선(15), 및 후퇴 펄스용 지연선(18)을 구성하는 각 단위 지연 소자(14-1∼14-4, 17-1∼17-4)의 입력단 In으로부터 출력단 Out으로의 방향은 지연선(15, 18)의 방향과 일치되어 있다. 또한, 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)에 있어서, 인접하는 2개의 단위 지연 소자의 입력단 In으로부터 출력단 Out으로의 방향은 서로 반대 방향으로 되어 있다. 또한, 지연선(18)을 구성하는 단위 지연 소자(17-1∼17-4)는 지연선(15)을 구성하는 단위 지연 소자(14-1∼14-4)와 동일 방향으로 배치 설정되어 있다. 따라서, 단위 지연 소자의 회로 패턴에 어긋남이 생긴 경우에 있어서도 펄스 신호가 전파되는 단위 지연 소자의 수에 상관없이 지연 시간의 오차가 생기지않는다는 이점을 갖고 있다.
또한, 본 실시예에 따르면, 프로세스를 개선하지 않아도 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다. 더욱이, 인접하는 단위 지연 소자는 대칭성을 갖고 있다. 이 때문에, 인접하는 단위 지연 소자는 배선의 저항치나 용량을 동일하게 할 수 있다.
도 25는 본 발명의 제7 실시예를 도시한 것으로, 제1 내지 제6 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제1 내지 제6 실시예에 있어서, 각 단위 지연 소자를 구성하는 인버터 회로(INV1, INV2)의 패턴은 서로 동일 방향으로 배치되어 있다. 이것에 대해, 제7 실시예에서는 도 25에 도시한 바와 같이 단위 지연 소자를 구성하는 인버터 회로(INV1, INV2)의 패턴이 인버터 회로(INV1, INV2)의 경계선을 중심으로 하여 대칭으로 배치되어 있다. 이와 같은 인버터 회로(INV1, INV2)의 배치는 상기 제1 내지 제6 실시예에 적용 가능하다. 인버터는 다른 로직 게이트로 대체될 수 있다.
도 26은 본 발명의 제8 실시예를 도시한 것으로, 제1 내지 제6 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제1 내지 제6 실시예는 전진 펄스용 지연선(15)을 구성하는 단위 지연 소자의 수와 후퇴 펄스용 지연선(18)을 구성하는 단위 지연 소자의 수가 동일하게 되어 있다. 이것에 대해, 제8 실시예에서는 전진 펄스용 지연선(15)을 구성하는 단위 지연 소자의 수를 KX+A개(K, X는 정의 정수, A는 0 이상 K 미만의 정수), 후퇴 펄스용 단위 지연선(18)을 구성하는 단위 지연 소자의 수를 X개로 한다. 도 26에K=2의 예를 도시한다. 이와 같은 구성으로 한 경우, 외부 클럭 신호에 대해 반파장 어긋난 내부 클럭 신호를 생성하는 클럭 동기 지연 제어 회로를 구성할 수 있다.
도 26은 제1 실시예에 대해 제8 실시예를 적용한 경우를 도시하고 있다. 즉, 도 26에 있어서, 전진 펄스용 지연선(15)의 구성은 도 1, 도 2에 도시한 제1 실시예와 마찬가지이다. 이것에 대해, 후퇴 펄스용 지연선(18)은 도 1, 도 2에 도시한 지연선(18)으로부터 예를 들면 단위 지연 소자(17-3, 17-4…)가 제거되어 있다. 즉, 지연선(18)은 2개 건너 2개씩 단위 지연 소자가 제거되어 있다. 이 때문에, 단위 지연선(17-1, 17-2)은 마스크 어긋남에 의한 지연 시간의 오차를 서로 없앨 수 있다. 각 단위 지연선(17-1, 17-2)의 입력단 In 및 출력단 Out은 후퇴 펄스 신호의 전파 방향을 따라 도시하지 않은 배선에 의해 순차 접속된다.
상기 제8 실시예에 따르면, 전진 펄스용 지연선(15), 후퇴 펄스용 지연선(18)을 구성하는 단위 지연 소자의 패턴을 교대로 반전하고 있다. 따라서, 외부 클럭 신호에 대해 반파장 어긋난 내부 클럭 신호를 생성하는 클럭 동기 지연 제어 회로에 있어서, 단위 지연 소자의 회로 패턴에 어긋남이 생긴 경우에 있어서도 지연 시간의 오차를 방지할 수 있다.
또, 상기 제1 내지 제8 실시예는 본 발명을 STBD에 적용한 경우에 대해 설명했지만, 이것에 국한되지 않고 도 33 내지 도 36b에 도시한 바와 같은 클럭 동기 지연 제어 회로에도 적용 가능하다.
또한, 상기 각 실시예에 있어서, 단위 지연 소자는 2개의 인버터 회로에 의해 구성했지만, 이것에 국한되지 않고, 예를 들면 1개의 게이트 로직으로 구성하는 것도 가능하다.
본 발명에 따르면, 마스크의 정렬 어긋남이나 프로세스 변동이 생겨도 지연선에서 생기는 동기 오차를 최소한으로 억제할 수 있게 된다. 또한, 본 발명에 따르면, 프로세스를 변경하지 않고, 레이아웃에 대한 연구만으로 클럭 동기 지연 제어 회로의 특성을 향상시킬 수 있다.

Claims (33)

  1. 클럭 동기 지연 제어 회로에 있어서,
    펄스 신호를 전파하는 제1 지연선, 및
    펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선
    을 포함하되,
    상기 제1 지연선은 복수의 제1 단위 지연 소자를 갖고 있고,
    상기 제2 지연선은 복수의 제2 단위 지연 소자를 갖고 있으며,
    상기 제1 지연선은 제1 전파 시간을 갖고 있고, 상기 제2 지연선은 제2 전파 시간을 갖고 있으며, 상기 복수의 제1 및 제2 단위 지연 소자에 있어서의 적어도 일부의 회로 패턴을 대칭으로 배치함으로써, 상기 제1 전파 시간과 상기 제2 전파 시간의 오차를 제어하는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  2. 제1항에 있어서, 상기 제1, 제2 단위 지연 소자는 적어도 하나의 게이트 로직을 갖는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  3. 클럭 동기 지연 제어 회로에 있어서,
    펄스 신호를 전파하는 제1 지연선, 및
    펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선
    을 포함하되,
    상기 제1 지연선은 제1 및 제2 단위 지연 소자를 갖고 있고,
    상기 제2 지연선은 복수의 제3 및 제4 단위 지연 소자를 갖고 있으며,
    상기 제1 내지 제4 단위 지연 소자는 각각 입력단 및 출력단을 갖고 있고,
    상기 제1 및 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제1 지연선의 방향과 평행하게 설정되어 있으며,
    상기 제3 및 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 지연선의 방향과 평행하게 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있으며,
    상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있으며,
    상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있고,
    상기 제1 단위 지연 소자의 패턴은 상기 제2 단위 지연 소자의 패턴과 점대칭으로 배치되고, 상기 제3 단위 지연 소자의 패턴은 상기 제4 단위 지연 소자의 패턴과 점대칭으로 배치되어 있는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  4. 제3항에 있어서, 상기 제1 단위 지연 소자는 적어도 하나의 제1 게이트 로직을 갖고 있고, 상기 제2 단위 지연 소자는 적어도 하나의 제2 게이트 로직을 갖고 있으며, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 제1, 제2 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  5. 제3항에 있어서, 상기 제3 단위 지연 소자는 적어도 하나의 제3 게이트 로직을 갖고 있고, 상기 제4 단위 지연 소자는 적어도 하나의 제4 게이트 로직을 갖고 있으며, 상기 제3 게이트 로직과 상기 제4 게이트 로직은 제3, 제4 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  6. 제3항에 있어서, 상기 제1 지연선은 KX+A개(K, X는 정의 정수, A는 0 이상 K 미만의 정수)의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 X개의 단위 지연 소자를 갖고 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  7. 제3항에 있어서, 상기 입력단으로부터 출력단으로의 방향은 트랜지스터의 채널 길이의 방향인 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  8. 클럭 동기 지연 제어 회로에 있어서,
    펄스 신호를 전파하는 제1 지연선, 및
    펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선
    을 포함하되,
    상기 제1 지연선은 제1 및 제2 단위 지연 소자를 갖고 있고,
    상기 제2 지연선은 제3 및 제4 단위 지연 소자를 갖고 있으며,
    상기 제1 내지 제4 단위 지연 소자는 각각 입력단 및 출력단을 갖고 있고,
    상기 제1 및 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제1 지연선의 방향과 직교하고 있으며,
    상기 제3 및 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 지연선의 방향과 직교하고 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있으며,
    상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  9. 제8항에 있어서, 상기 제1 단위 지연 소자는 적어도 하나의 제1 게이트 로직을 갖고 있고, 상기 제2 단위 지연 소자는 적어도 하나의 제2 게이트 로직을 갖고 있으며, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 제1, 제2 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  10. 제8항에 있어서, 상기 제3 단위 지연 소자는 적어도 하나의 제3 게이트 로직을 갖고 있고, 상기 제4 단위 지연 소자는 적어도 하나의 제4 게이트 로직을 갖고 있으며, 상기 제3 게이트 로직과 상기 제4 게이트 로직은 제3, 제4 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  11. 제8항에 있어서, 상기 제1 지연선은 KX+A개(K, X는 정의 정수, A는 0 이상 K 미만의 정수)의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 X개의 단위 지연 소자를 갖고 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  12. 제8항에 있어서, 상기 입력단으로부터 출력단으로의 방향은 트랜지스터의 채널 길이의 방향인 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  13. 클럭 동기 지연 제어 회로에 있어서,
    펄스 신호를 전파하는 제1 지연선, 및
    펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선
    을 포함하되,
    상기 제1 지연선은 제1 및 제2 단위 지연 소자를 갖고 있고,
    상기 제2 지연선은 제3 및 제4 단위 지연 소자를 갖고 있으며,
    상기 제1 내지 제4 단위 지연 소자는 각각 입력단 및 출력단을 갖고 있고,
    상기 제1 및 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제1 지연선의 방향과 직교하고 있으며,
    상기 제3 및 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 지연선의 방향과 직교하고 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있으며,
    상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제3단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있으며,
    상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  14. 제13항에 있어서, 상기 제1 단위 지연 소자는 적어도 하나의 제1 게이트 로직을 갖고 있고, 상기 제2 단위 지연 소자는 적어도 하나의 제2 게이트 로직을 갖고 있으며, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 제1, 제2 게이트 로직의 경계를 중심으로 하여 점대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  15. 제13항에 있어서, 상기 제3 단위 지연 소자는 적어도 하나의 제3 게이트 로직을 갖고 있고, 상기 제4 단위 지연 소자는 적어도 하나의 제4 게이트 로직을 갖고 있으며, 상기 제3 게이트 로직과 상기 제4 게이트 로직은 제3, 제4 게이트 로직의 경계를 중심으로 하여 점대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  16. 제13항에 있어서, 상기 제1 지연선은 KX+A개(K, X는 정의 정수, A는 0 이상K 미만의 정수)의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 X개의 단위 지연 소자를 갖고 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  17. 제13항에 있어서, 상기 입력단으로부터 출력단으로의 방향은 트랜지스터의 채널 길이의 방향인 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  18. 제3항에 있어서, 상기 제1 단위 지연 소자는 적어도 하나의 제1 게이트 로직을 갖고 있고, 상기 제2 단위 지연 소자는 적어도 하나의 제2 게이트 로직을 갖고 있으며, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 제1, 제2 게이트 로직의 경계를 중심으로 하여 점대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  19. 제3항에 있어서, 상기 제3 단위 지연 소자는 적어도 하나의 제3 게이트 로직을 갖고 있고, 상기 제4 단위 지연 소자는 적어도 하나의 제4 게이트 로직을 갖고 있으며, 상기 제3 게이트 로직과 상기 제4 게이트 로직은 제3, 제4 게이트 로직의 경계를 중심으로 하여 점대칭으로 배치되어 있는 것을 특징으로 하는 회로.
  20. 제3항에 있어서, 상기 제1 지연선은 KX+A개(K, X는 정의 정수, A는 0 이상 K 미만의 정수)의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 X개의 단위 지연 소자를 갖고 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  21. 제3항에 있어서, 상기 입력단으로부터 출력단으로의 방향은 트랜지스터의 채널 길이의 방향인 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  22. 클럭 동기 지연 제어 회로에 있어서,
    펄스 신호를 전파하는 제1 지연선, 및
    펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선
    을 포함하되,
    상기 제1 지연선은 제1 및 제2 단위 지연 소자를 갖고 있고,
    상기 제2 지연선은 제3 및 제4 단위 지연 소자를 갖고 있으며,
    상기 제1 내지 제4 단위 지연 소자는 각각 입력단 및 출력단을 갖고 있고,
    상기 제1 및 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제1 지연선의 방향과 평행하게 설정되어 있으며,
    상기 제3 및 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 지연선의 방향과 평행하게 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있으며,
    상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있으며,
    상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  23. 제22항에 있어서, 상기 제1 단위 지연 소자는 적어도 하나의 제1 게이트 로직을 갖고 있고, 상기 제2 단위 지연 소자는 적어도 하나의 제2 게이트 로직을 갖고 있으며, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 동일 방향으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  24. 제22항에 있어서, 상기 제3 단위 지연 소자는 적어도 하나의 제3 게이트 로직을 갖고 있고, 상기 제4 단위 지연 소자는 적어도 하나의 제4 게이트 로직을 갖고 있으며, 상기 제3 게이트 로직과 상기 제4 게이트 로직은 동일 방향으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  25. 제22항에 있어서, 상기 제1 단위 지연 소자의 출력단과 상기 제2 단위 지연소자의 입력단을 접속하는 제1 배선, 및
    상기 제3 단위 지연 소자의 출력단과 상기 제4 단위 지연 소자의 입력단을 접속하는 제2 배선
    을 더 포함하고,
    상기 제1 배선의 용량과 상기 제2 배선의 용량은 동일하게 설정되어 있는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  26. 제22항에 있어서, 상기 제1 지연선은 KX+A개(K, X는 정의 정수, A는 0 이상 K 미만의 정수)의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 X개의 단위 지연 소자를 갖고 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  27. 제22항에 있어서, 상기 입력단으로부터 출력단으로의 방향은 트랜지스터의 채널 길이의 방향인 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  28. 클럭 동기 지연 제어 회로에 있어서,
    펄스 신호를 전파하는 제1 지연선, 및
    펄스 신호를 상기 제1 지연선과 반대 방향으로 전파하는 제2 지연선
    을 포함하되,
    상기 제1 지연선은 제1 및 제2 단위 지연 소자를 갖고 있고,
    상기 제2 지연선은 제3 및 제4 단위 지연 소자를 갖고 있으며,
    상기 제1 내지 제4 단위 지연 소자는 각각 입력단 및 출력단을 갖고 있고,
    상기 제1 및 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제1 지연선의 방향과 평행하게 설정되어 있으며,
    상기 제3 및 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 지연선의 방향과 평행하게 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있으며,
    상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 반대 방향으로 설정되어 있고,
    상기 제1 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제3 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있으며,
    상기 제2 단위 지연 소자의 입력단으로부터 출력단으로의 방향은 상기 제4 단위 지연 소자의 입력단으로부터 출력단으로의 방향과 동일 방향으로 설정되어 있는
    것을 특징으로 하는 클럭 동기 지연 제어 회로.
  29. 제28항에 있어서, 상기 제1 단위 지연 소자는 적어도 하나의 제1 게이트 로직을 갖고 있고, 상기 제2 단위 지연 소자는 적어도 하나의 제2 게이트 로직을 갖고 있으며, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 제1, 제2 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  30. 제28항에 있어서, 상기 제3 단위 지연 소자는 적어도 하나의 제3 게이트 로직을 갖고 있고, 상기 제4 단위 지연 소자는 적어도 하나의 제4 게이트 로직을 갖고 있으며, 상기 제3 게이트 로직과 상기 제4 게이트 로직은 제3, 제4 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  31. 제28항에 있어서, 상기 제1 내지 제4 단위 지연 소자는 각각 제5, 제6 게이트 로직을 갖고 있고, 상기 제1 게이트 로직과 상기 제2 게이트 로직은 제1, 제2 게이트 로직의 경계선을 중심으로 하여 대칭으로 배치되어 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  32. 제28항에 있어서, 상기 제1 지연선은 KX+A개(K, X는 정의 정수, A는 0 이상 K 미만의 정수)의 제1 단위 지연 소자를 갖고 있고, 상기 제2 지연선은 X개의 단위 지연 소자를 갖고 있는 것을 특징으로 하는 클럭 동기 지연 제어 회로.
  33. 제28항에 있어서, 상기 입력단으로부터 출력단으로의 방향은 트랜지스터의 채널 길이의 방향인 것을 특징으로 하는 클럭 동기 지연 제어 회로.
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