KR100308243B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

(과제) 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 도전성 볼을 탑재하고, 불량 BGA기판 또는 반도체소자에 도전성 볼을 탑재하지 않도록 선택적으로 도전성 볼을 유지하는 것이 가능한 BGA기판 또는 반도체소자에 도전성 볼을 탑재하는 도전성 볼 탑재방법 및 장치를 제공한다.
(해결수단) 도전성 볼 탑재장치는, 탑재헤드(1)가 복수의 방(1a,1b)으로 이루어지던가 복수의 탑재헤드를 갖추고 있다. 방마다 BGA기판 또는 반도체소자에 대응시키고 이것에 도전성 볼(6)을 일괄하여 탑재시킨다. 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 도전성 볼을 탑재한다거나, 불량 BGA기판 또는 반도체소자에 도전성 볼(6)을 탑재하지 않도록 선택적으로 도전성 볼(6)을 흡착하여 유지하는 도전성 볼 유지수단인 탑재헤드를 사용한다. 불필요한 장소에 도전성 볼이 탑재되지 않으므로 도전성 볼의 낭비가 없어 비용절감이 가능하게 된다.

Description

반도체장치 및 그 제조방법 {A SEMICONDUCTOR DEVICE AND A METHOD OF MA KING THEREOF}
본 발명은 플립칩형 반도체장치의 제조방법 및 장치에 관한 것으로, 특히 반도체소자를 탑재하는 BGA기판 또는 직접 반도체소자에 접속단자로 되는 도전성 볼을 탑재하는 방법 및 장치에 관한 것이다.
종래, 플립칩형 반도체장치는 컴퓨터나 통신기기의 분야 등에 사용되는 고속·고성능 패키지 및 휴대기기 분야 등에 사용되는 CSP(Chip Size Package)에 있어서, 고성능이고 고신뢰성인 것이 알려져 있다. 특히, 플립칩 BGA(Ball Grid Array)형 반도체장치는, 이하와 같이 하여 제조된다. 칩모양의 반도체소자를, BT(비스말레이미드 트리아진)수지나 에폭시수지 등의 유기재료를 절연판으로서 이용한 다층배선기판(이하, BGA기판이라 한다)에, 땜납이나 금 등의 도전성 볼로 이루어진 접속단자를 매개해서 플립칩 접속한다. 더욱이, 이 BGA기판에 도전성 볼로 이루어진 접속단자를 취부하고, 이 접속단자를 매개해서 BGA기판을 실장기판에 탑재한다. 또, 이것 이외에도 반도체소자의 칩에 도전성 볼로 이루어진 접속단자를 직접 취부하고, 이것을 실장기판에 플립칩 접속하는 반도체장치도 있다.
상기 도전성 볼을 BGA기판이나 반도체소자에 탑재하기 위해서는, 도전성 볼 탑재장치가 사용된다.
종래의 도전성 볼 탑재장치를 이용한 BGA기판이나, 반도체소자에 대한 도전성 볼의 탑재방법을 도 15 내지 도 19를 참조하면서 설명한다.
도 15는 도전성 볼을 탑재하기 위한 도전성 볼 탑재장치에 의한 처리공정의 흐름을 나타낸 것이다. 먼저, (스텝1) BGA기판 혹은 반도체소자를 도전성 볼 탑재장치에 투입한 후, (스텝2) 탑재헤드라 불리는 BGA기판의 전극과 동일 배열로 볼흡착구멍이 형성된 지그(jig)에 의해 도전성 볼을 흡착하여 유지시키고 있다. 다음에, (스텝3) 탑재헤드에 흡착된 도전성 볼이 올바르게 정렬되었는지를, 화상인식 등에 의해 검사를 한다. 그리고, (스텝4) 플럭스를 BGA기판 또는 반도체소자와 탑재헤드에 흡착시킨 도전성 볼의 어느 하나에 공급하고, (스텝5) 이들 도전성 볼을 BGA기판 또는 반도체소자의 전극상에 탑재한다. 그 후, (스텝6) 탑재헤드에 도전성 볼이 남아 있는지 어떤지 잔류검사를 행하고, 이어서 (스텝7) BGA기판 또는 반도체소자상에 도전성 볼이 올바르게 탑재되어 있는지의 탑재검사를 행하며, 그 후 (스텝8) 리플로우에 의해 도전성 볼과 BGA기판 또는 반도체소자의 전극을 용융접합하여 도전성 볼을 BGA기판 또는 반도체소자에 고정한다.
도 16은 종래의 볼 탑재장치의 단면도이다. 도전성 볼(6)을 규정수만큼 규정위치에 흡착·유지하여 BGA기판(9) 등의 위로 탑재시키는 탑재헤드(1)는, XY방향 (수평방향)을 급송나사(XY; 10)에 의해 이동되는 이동수단(2)과, Z방향(수직방향)을 급송나사(Z; 11)에 의해 이동되는 이동수단(3)에 고정되어 있다. 헤드(1)는 도전성 볼(6)을 흡착·유지할 때는 도전성 볼(6)이 저장되어 있는 볼 저유조(貯留槽) (4)상으로 이동하고, 진공 흡착한 도전성 볼(6)을 BGA기판(9) 등으로 이동시킬 때에는, 스테이지(5)상으로 이동한다. BGA기판(9)은 스테이지(5)상에 기판클램퍼 (14)에 의해 고정되어 있다.
도전성 볼의 흡착·유지는 공기흡인수단(7)에 의해 공기유로(흡인측; 12)를 매개해서 탑재헤드(1)내를 감압상태로 하여 도전성 볼(6)을 흡인함으로써 행해진다. 또, 플럭스공급수단(도시하지 않음)에 의해 BGA기판(9) 등의 전극상, 또는 흡착·유지된 도전성 볼(6)로 플럭스를 공급한다.
더욱이, 도전성 볼(6)을 BGA기판(9) 등의 위로 탑재할 때에는, 공기흐름발생수단(8)에 의해 공기유로(배기측; 13)를 매개해서 탑재헤드(1)내로 공기를 보내 감압상태를 대기로 하고, 도전성 볼(6)을 탑재헤드(1)로부터 분리함으로써 행한다.
도 17은 도전성 볼을 흡착·유지하는 경우에 있어서의 탑재헤드와 저유조를 나타낸 단면도이다. 공기흡인수단(7)에 의해 탑재헤드(1)내를 감압상태로 하고, 도시하지 않은 수단에 의해 유동상태로 한 도전성 볼을, 탑재헤드(1)의 볼흡착구멍 (17)에 흡인한다. 이때, 공기흡인수단(7)과 탑재헤드(1)내를 연결하는 공기유로 (12)에 설치한 공기유로 개폐수단(15)은 열린 상태로 되어 있고, 공기흐름발생수단 (8)과 탑재헤드(1)내를 연결하는 공기유로(13)에 설치한 공기유로 개폐수단(16)은 닫힌 상태로 되어 있다.
도 18은 도전성 볼을 BGA기판 등의 전극상으로 탑재하는 경우에 있어서의 탑재헤드와 스테이지상의 BGA기판을 나타낸 단면도이다. 도전성 볼(6)을 탑재함에 있어서, 공기유로(12)에 설치된 공기유로 개폐수단(15)은 닫힌 상태로 하고, 공기유로(13)에 설치된 공기유로 개폐수단(16)은 열린 상태로 한다. 이에 따라, 공기를 탑재헤드(1)내로 보냄으로써 내부를 대기에 개방하고, 플럭스(18)로 둘러싸인 도전성 볼(6)을 볼흡착구멍(17)으로부터 분리하여 BGA기판상에 탑재한다. 이 BGA기판은, 스테이지(5)상에서 기판클램퍼(14)로 고정되어 있다.
이러한 도전성 볼 탑재공정은, 생산성을 향상시키기 위해 BGA기판 1매마다 행하지 않는다. 예컨대, 도 19에 나타낸 바와 같이, 복수개의 BGA기판(9) 혹은 반도체소자에, 일괄로 도전성 볼(6)을 탑재하는 것이 통상적이다. 도 19는 도전성 볼(6)을 BGA기판(9) 등의 전극상으로 탑재하는 경우에 있어서의 탑재헤드(1)와 스테이지(5)상의 BGA기판(9)의 단면도이다.
기판의 형태로서는, 각각 스테이지(5)상에 있어서 기판클램퍼(14)에 의해 고정된 복수의 기판(유니트)을 집합시킨 개편(個片)기판이나, 1개의 기판에 복수의 반도체소자(유니트)를 탑재시킨 단책(短冊)기판이 있다. 어느 경우도, 유니트수정도의 도전성 볼(6)을 흡착할 수 있는 탑재헤드(1)를 사용한다. 상기 복수개의 반도체소자(유니트)를 갖는 것으로서는, 예컨대 반도체소자를 칩모양으로 잘라내기 전의 웨이퍼를 사용한다.
그러나, 도 20에 나타낸 바와 같이 단책기판(19)에는 불량마크(21)로 표시된 불량기판이 포함되는 경우가 있다. 현상황에서는, 이러한 경우에도 불량기판에 대해서도 도전성 볼을 탑재시키지 않을 수 없어 도전성 볼의 낭비로 이어지고, 비용상승의 원인의 하나로 되고 있다. 도 20은 밀봉재(23)로 피복된 복수의 반도체소자(22)가 탑재되고, 각각에 복수의 전극(20)이 형성된 단책기판을 나타낸 평면도 및 단면도이다.
더욱이, 도 21에 나타낸 바와 같이, 웨이퍼(24)상으로 도전성 볼(6)을 탑재하는 경우, 웨이퍼(24)상에 반도체소자(22)가 정방격자로 배열되어 있지 않을 때에는 외주부(外周部)에서는 반도체소자 이외의 부분으로 불필요한 도전성 볼(6)을 탑재하는 것으로 되어 버린다. 이에 따라, 장치에 악영향을 줌과 더불어, 도전성 볼의 낭비로 된다고 하는 문제가 있다. 도 21은 복수의 반도체소자(22)를 다이싱 라인(dicing line; 25)으로 구획(區劃)한 웨이퍼(24)의 부분사시도이다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 그 목적은 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 도전성 볼을 탑재하고, 불량 BGA기판 또는 반도체소자에 도전성 볼을 탑재하지 않도록 하며, 선택적으로 도전성 볼을 유지가능하고, BGA기판 또는 반도체소자에 대해 도전성 볼을 탑재시키는 것이 가능한 반도체장치의 제조방법 및 이 방법을 실현하는 반도체제조장치를 제공함에 있다.
도 1은 제1실시예의 도전성 볼 탑재장치의 단면도,
도 2는 도 1의 도전성 볼 탑재장치를 배치한 웨이퍼의 사시도,
도 3은 제2실시예의 도전성 볼 탑재장치의 단면도,
도 4는 제3실시예의 도전성 볼 탑재장치의 단면도,
도 5는 제4실시예의 도전성 볼 탑재장치의 상단면도 및 측단면도,
도 6은 제5실시예의 도전성 볼 탑재장치의 단면도,
도 7은 제6실시예의 도전성 볼 탑재장치의 단면도,
도 7a는 제6실시예의 변형례를 나타낸 단면도,
도 8은 제7실시예의 탑재헤드의 흡착면의 평면도,
도 9는 제7실시예에서 사용하는 웨이퍼의 사시도,
도 10은 본 발명의 도전성 볼 탑재방법을 나타낸 공정도,
도 11은 본 발명의 반도체장치의 제조방법이 적용되는 반도체소자의 단면도,
도 12는 본 발명의 반도체장치의 제조방법이 적용되는 BGA기판의 단면도,
도 13은 도 12에 나타낸 BGA기판의 부분 확대단면도,
도 14는 본 발명의 반도체장치의 제조방법이 적용되는 BGA기판의 단면도,
도 15는 종래의 도전성 볼 탑재방법을 나타낸 공정도,
도 16은 종래의 도전성 볼 탑재장치의 단면도,
도 17은 종래의 도전성 볼의 흡착방법을 설명하는 도전성 볼 탑재장치의 내부를 나타낸 단면도,
도 18은 종래의 도전성 볼의 탑재방법을 설명하는 도전성 볼 탑재장치의 내부를 나타낸 단면도,
도 19는 종래의 복수의 BGA기판에 도전성 볼을 탑재하는 방법을 설명하는 도전성 볼 탑재장치의 내부를 나타낸 단면도,
도 20은 불량 반도체소자를 포함하는 BGA기판이 복수 정렬된 BGA 단책기판의 평면도 및 단면도,
도 21은 도전성 볼 탑재장치에 탑재되는 도전성 볼이 탑재된 불필요한 도전성 볼을 갖춘 웨이퍼의 사시도이다.
＜도면부호의 설명＞
1 --- 탑재헤드, 5 --- 스테이지,
6, 34, 41, 43 --- 도전성 볼, 7 --- 공기흡인수단,
8 --- 공기흐름발생수단, 12 --- 공기유로(흡인측),
13 --- 공기유로(배기측),
15a, 15b --- 공기유로 개폐수단(흡인측),
16a, 16b --- 공기유로 개폐수단(배기측),
17 --- 볼흡착구멍, 18, 33 --- 플럭스,
21 --- 불량마크, 22, 40 --- 반도체소자,
23 --- 밀봉재, 24 --- 웨이퍼,
25 --- 다이싱 라인, 30 --- 반도체기판,
31 --- 접속전극, 32 --- 패시베이션막,
39 --- 언더필 수지층, 42 --- BGA기판(다층배선기판),
44 --- 레지스트막, 45 --- 배선,
46 --- 내부배선, 47 --- 접속전극,
48 --- 본딩 와이어, 49 --- 수지밀봉체,
51 --- 고정지그, 52a, 52b --- 사절판,
53a, 53b --- 사절판 개폐수단, 54a, 54b --- 차폐판,
55a, 55b --- 차폐판 이동수단, 56a, 56b --- 침봉(針峰)핀,
57a, 57b --- 침봉핀 이동수단,
58a, 58b, 59a, 59b --- 공기유로 개폐수단,
59 --- 검지수단, 60 --- 다이어프램,
61 --- 스프링,
62a, 62b --- 압봉(나사모양의 지레),
63a, 63b --- 압봉 이동수단.
본 발명은, 복수의 BGA기판 또는 반도체소자에 도전성 볼을 일괄로 탑재하는 도전성 볼 탑재에 관한 것으로, 불규칙한 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 도전성 볼을 탑재한다거나, 불량 BGA기판 또는 반도체소자에 도전성 볼을 탑재하지 않도록 선택적으로 도전성 볼을 흡착·유지하는 도전성 볼 유지수단을 이용하는 것을 특징으로 한다.
본 발명에서는, 불필요한 장소에 도전성 볼이 탑재되지 않으므로, 도전성 볼의 낭비가 없어 비용절감이 가능하게 된다.
즉, 본 발명의 반도체장치의 제조방법은, 복수의 반도체소자의 지지기판 또는 반도체소자에 도전성 볼을 일괄하여 탑재하는 도전성 볼 탑재장치에 상기 지지기판 또는 상기 반도체소자를 도입하는 공정과, 상기 도입된 지지기판 또는 반도체소자 중에서 불량 기판 또는 불량 반도체소자 또는 상기 도전성 볼 탑재가 불필요한 위치를 검지하는 공정, 상기 도전성 볼 탑재장치내에 저장된 복수의 도전성 볼을 유지수단에 의해 흡착하여 유지시키는 공정 및, 상기 도전성 볼 유지수단에 의해 유지되어 있는 복수의 도전성 볼을 상기 도전성 볼 탑재장치에 도입된 상기 지지기판 또는 상기 반도체소자 중 필요한 지지기판 또는 반도체소자에 선택적으로 탑재시키는 공정을 구비하고, 상기 도전성 볼 유지수단은 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 상기 도전성 볼을 탑재한다거나, 상기 불량 지지기판 또는 상기 불량 반도체소자에 상기 도전성 볼을 탑재하지 않도록 선택적으로 상기 도전성 볼을 흡착·유지시키는 것을 특징으로 하고 있다. 상기 도입된 지지기판 또는 반도체소자 중에서 불량 기판 또는 불량 반도체소자 또는 상기 도전성 볼 탑재가 불필요한 위치를 검지하는 수단은, 화상인식장치와 같은 것으로, 상기 도전성 볼 탑재장치에 도입된 지지기판 또는 반도체소자 중 불량을 표시하는 불량마크 또는 상기 도전성 볼 탑재가 불필요한 위치를, 예컨대 CCD 카메라로 화상을 촬상하고, 화상처리장치로 패턴 매칭처리 등을 실시하여 검지해도 좋다. 혹은, 상기 불량 지지기판 또는 불량 반도체소자 또는 소자 배치위치를 표시하는 매핑 데이터를 기억하는 수단을 갖추어 놓고, 상기 도전성 볼을 탑재하기 전에 미리 모든 불량위치 또는 상기 도전성 볼 탑재가 불필요한 위치를 검지해도 좋다. 상기 불량 마크 또는 상기 도전성 볼 탑재가 불필요한 위치의 검지는, 상기 도전성 볼을 탑재할 때마다 행해도 좋고, 상기 지지기판 또는 반도체소자가 스테이지에 장착된 시점에서 한번에 행해도 좋다. 또, 검지하는 범위는, 개개의 소자에 대해 행해도 좋지만, 처리속도의 점에서 보다 많은 영역을 일괄로 검지하는 편이 바람직하다. 상기도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 복수의 챔버와, 이들 챔버를 진공으로 하는 수단 및, 상기 각 챔버와 상기 챔버를 진공으로 하는 수단을 연결하는 공기유로를 갖추고, 상기 공기유로는 상기 각 챔버마다 독립하고 있으며, 각각의 공기유로를 개폐함으로써 선택적으로 내부의 소정의 챔버를 감압하고, 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 해도 좋다.
상기 도전성 볼 유지수단은, 복수의 탑재헤드와, 이들 탑재헤드를 진공으로 하는 수단 및, 상기 각 탑재헤드와 상기 탑재헤드를 진공으로 하는 수단을 연결하는 공기유로를 갖추고, 상기 공기유로는 상기 각 탑재헤드마다 독립하고 있으며, 각각의 공기유로를 개폐함으로써 선택적으로 내부의 소정의 탑재헤드를 감압하고, 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 해도 좋다. 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 내부를 복수의 방으로 분리하는 복수의 사절판 및 이것을 이동시키는 사절판 이동수단을 갖추며, 각각의 상기 사절판을 개폐함으로써 선택적으로 상기 방의 내부를 감압하고, 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 해도 좋다. 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 내부에 도전성 볼을 흡착하는 복수의 흡착구멍을 막는 복수의 차폐판 및 이것을 이동시키는 차폐판 이동수단을 갖추며, 각각의 상기 차폐판을 개폐함으로써 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 해도 좋다. 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 내부에 도전성 볼을 흡착하는 복수의 흡착구멍을 막는 복수의 침봉(針峰)핀 및 이것을 이동시키는 침봉핀 이동수단을 갖추며, 각각의 상기 침봉핀으로 상기 흡착구멍을 개방하거나막음으로써 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 해도 좋다.
상기 도전성 볼 유지수단은, 복수의 탑재헤드를 갖추고, 상기 탑재헤드의 도전성 볼 흡착높이를 변위시킴으로써, 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 해도 좋다. 상기 도전성 볼 유지수단은, 복수의 탑재헤드로 이루어지고, 각 탑재헤드는 각각 복수의 배열패턴을 갖추며, 사용하는 상기 탑재헤드를 임의로 절환하여 상기 각 배열패턴을 조합시킴으로써, 선택적으로 상기 도전성 볼을 흡착하여 유지하도록 하는 것도 가능하다.
본 발명의 반도체제조장치는, 복수의 반도체소자의 지지기판 또는 반도체소자에 도전성 볼을 일괄하여 탑재하는 도전성 볼 탑재장치와, 상기 도입된 지지기판 또는 반도체소자 중에서 불량 기판 또는 불량 반도체소자 또는 상기 도전성 볼 탑재가 불필요한 위치를 검지하는 수단, 상기 도전성 볼 탑재장치내에 저장된 복수의 도전성 볼을 흡착하여 유지하는 도전성 볼 유지수단 및, 상기 도전성 볼 유지수단에 의해 유지되어 있는 복수의 도전성 볼을 상기 도전성 볼 탑재장치에 도입된 상기 지지기판 또는 상기 반도체소자 중 필요한 지지기판 또는 반도체소자에 선택적으로 탑재시키는 수단을 구비하고, 상기 도전성 볼 유지수단은 불규칙한 반도체소자의 배치를 하고 있는 웨이퍼 주변부에 과부족없이 상기 도전성 볼을 탑재한다거나, 상기 불량 지지기판 또는 상기 불량 반도체소자에 상기 도전성 볼을 탑재하지 않도록 선택적으로 상기 도전성 볼을 흡착하여 유지시키는 것을 특징으로 하고 있다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.
본 발명은 복수의 BGA기판 또는 반도체소자에 도전성 볼을 일괄하여 탑재하는 것이 가능한 도전성 볼 탑재장치를 이용하는 반도체장치의 제조방법이다. 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 도전성 볼을 탑재한다거나, 불량 BGA기판 또는 반도체소자에 도전성 볼을 탑재하지 않도록 선택적으로 도전성 볼을 흡착하여 유지하도록 한 도전성 볼 유지수단을 이용하는 것이다.
먼저, 도 11을 참조하여 본 발명에 이용하는 반도체소자를 설명한다.
도 11은 반도체소자의 단면도이다. 반도체소자는, 예컨대 실리콘 반도체기판(30)으로 이루어지고, 이 반도체기판의 주면에는 내부회로에 접속되는 알루미늄 등의 접속전극(31)이 형성되어 있다. 반도체기판(30) 주면에서의 접속전극(31)이 형성되어 있는 영역 이외의 영역은 산화막 등의 패시베이션막(32)에 의해 피복되어 보호되고 있다. 접속전극(31)의 표면에는 플럭스(33)가 형성되어 있고, 그 위에 예컨대 Pn-Sb 땜납으로 이루어진 도전성 볼(34)이 접속단자로서 형성되어 있다.
도 12 내지 도 14는 반도체소자가 탑재된 BGA기판의 단면도이고, 도 13은 BGA기판 내부를 설명하는 확대한 부분 단면도이다. BGA기판으로는, 내부에 다층배선층이 형성되어 있는 다층배선기판(42)을 이용한다. 이 반도체장치는, 땜납이나 금 등의 복수의 도전성 볼(41)을 접속단자로서 취부한 반도체소자(40)를 갖추고 있다. 반도체소자(40)는, BT(비스말레이미드 트리아진)수지나 에폭시수지 등의 유기재료를 절연판으로서 이용한 다층배선기판으로 이루어진 BGA기판(42)의 제1면에 도전성 볼(41)을 매개해서 플립칩 접속된다. BGA기판(42)의 제2면에는 복수의 땜납이나 금 등의 도전성 볼(43)로 이루어진 접속단자가 취부되어 있다. 도전성 볼(41)이 존재하는 BGA기판(42)과 반도체소자(40)의 사이에, 액상 에폭시수지를 흘려 넣고 열경화시켜 밀봉하여 언더필(underfill) 수지층(39)을 형성한다.
다음에, 도 13을 참조하여 BGA기판으로 이용하는 다층배선기판의 내부를 보다 상세히 설명한다. 도전성 볼(41)을 갖춘 반도체소자(40)는 BGA기판(42)에 도전성 볼(41)을 매개해서 접속되어 있다. BGA기판(42)의 표면에는 배선(45)이 형성되어 있고, 그 이외의 영역은 레지스트막(44)에 의해 피복되어 있다. BGA기판(42)의 이면에는 동 등의 접속전극(47)이 형성되어 있다. 접속전극(47)은 BGA기판(42)의 내부에 형성된 동 등의 내부배선(46)을 매개해서 주면의 배선(45)과 전기적으로 접속되어 있다. 접속전극(47)에는 도전성 볼(43)이 취부되어 있다. 도전성 볼(41)이 배선(45)에 접속되어, 반도체소자(40)에 형성되어 있는 집적회로로부터의 신호 또는 이 집적회로로 들어가는 신호가 도전성 볼(43)로부터 외부회로로 출입하도록 구성되어 있다.
다음에, 도 14를 참조하여 BGA기판의 다른 예를 설명한다. BGA기판으로는 내부에 다층배선이 형성되어 있는 다층배선기판(42)을 이용한다. 이 반도체장치는, 복수의 접속전극이 형성된 반도체소자(40)를 갖추고 있다. 반도체소자(40)는, BT(비스말레이미드 트리아진)수지나 에폭시수지 등의 유기재료를 절연판으로서 이용한 다층배선기판으로 이루어진 BGA기판(42)의 제1면에 형성된 접속전극(도시하지 않음)과, 반도체소자(40)의 주면에 형성된 접속전극(도시하지 않음)을 본딩 와이어(48)로 접속함으로써 양자를 도통시키고 있다. BGA기판(42)의 제2면에는 복수의 땜납이나 금 등의 도전성 볼(43)로 이루어진 접속단자가 취부되어 있다. 반도체소자(40) 및 본딩 와이어(48) 등은 에폭시수지 등으로 이루어진 수지밀봉체 (49)에 의해 수지밀봉되어 있다.
다음에는 도 1 및 도 2를 참조하여 제1실시예를 설명한다.
도 1은 도전성 볼 탑재장치의 단면도이다. 이 도전성 볼 탑재장치에서는 탑재헤드(1)는 복수(이 실시예에서는 2개)의 방(1a,1b)으로 나뉘어 있고, BGA기판 또는 반도체소자에 취부되는 도전성 볼을 흡착하는 복수의 볼흡착구멍(17)이 각 방에 형성되어 있다. 그리고, 탑재헤드(1)의 내부는 각 BGA기판 또는 반도체소자마다 각 방이 대응하도록 분리한 구조로 되어 있다. 또, 도전성 볼 탑재장치는, 1개의 공기흡인수단(7)을 갖추고, 이 공기흡인수단(7)과 각 방과는 방마다 분기한 공기유로(흡인측; 12)로 연결되어 있다. 각 방의 각각에 공기유로 개폐수단(흡인측; 15a,15b)이 설치되어 있다. 마찬가지로, 도전성 볼 탑재장치는, 1개의 공기흐름발생수단(8)을 갖추고, 이 공기흐름발생수단(8)과 각 방과는 방마다 분기한 공기유로 (배기측; 13)로 연결되어 있다. 각 방의 각각에 공기유로 개폐수단(배기측; 16a,16b)이 설치되어 있다.
도 1은 2개의 BGA기판 또는 반도체소자에 도전성 볼을 동시에 탑재하는 도전성 볼 탑재장치이다. 공기유로 개폐수단(배기측; 16a,16b) 및 공기유로 개폐수단(흡인측; 15a)을 닫고, 공기유로 개폐수단(흡인측; 15b)을 열므로써, 좌측의 BGA기판 또는 반도체소자로 볼을 탑재하지 않고 우측의 BGA기판 또는 반도체소자에만 도전성 볼을 탑재하는 구성으로 되어 있다. 도전성 볼을 흡착·정렬할 때에는, 도전성 볼을 탑재하지 않은 쪽의 방(1a)은 감압하지 않도록 흡인측의 공기유로 개폐수단 (15a)이 닫힌 상태로 되어 있고, 탑재하는 쪽의 방(1b)은 감압하도록 흡인측의 공기유로 개폐수단(15b)이 열린 상태로 되어 있다. 이때, 공기흐름발생수단측의 공기유로 개폐수단(16a,16b)은 양쪽 모두 닫힌 상태로 되어 있다. 또, 각 방 안의 압력상태를 압력계측수단(60a,60b)으로 계측하여 도전성 볼의 흡착전 및 흡착후에 소정의 대기개방상태 또는 감압상태로 되어 있는 것을 확인하고, 에러정지 또는 흡착재시도동작에 반영시킨다.
그리고, 도전성 볼을 탑재할 때에는, 공기유로 개폐수단(15b)을 닫고, 공기유로 개폐수단(16b)을 열므로써 공기흐름을 방 안으로 보낸다. 여기서, 공기유로 개폐수단은 예컨대 전자밸브와 같은 것으로, 제어의 자동, 수동을 문제삼지 않는다. 또, 공기흡인수단, 공기흐름발생수단, 공기유로 등은 각 방마다 각각 존재하도록 구성할 수 있다.
도 2는 이 탑재헤드(1)를 웨이퍼(24)상에서 조작함으로써, 선택적으로 도전성 볼(6)을 흡착하여 유지할 수 있도록 한 웨이퍼와 도전성 볼 탑재장치의 사시도이다. 웨이퍼(24)에는 다이싱 라인(25)으로 구획된 복수의 반도체소자(22)가 형성되어 있고, 불량 반도체소자에는 불량마크(21)가 인가(印可)되어 있다.
도전성 볼을 흡착할 것인지 아닌지의 선택은, 도전성 볼을 흡착하기 전에 불량마크(21) 또는 반도체소자가 구획되어 있지 않은 위치를 검지수단(59)으로 인식함으로써 행한다. 검지수단은, 예컨대 CCD 카메라를 갖춘 화상인식장치와 같은 것으로, 지지기판 또는 반도체소자의 화상을 촬상하여 불량마크 및 소자가 형성되어 있는 것을 나타내는 대상, 예컨대 소자상의 전극의 유무를 패턴 매칭 등의 화상처리에 의해 검출한다. 이때, 소자상의 전극위치를 검출해 두면, 도전성 볼 탑재를 행할 때의 XY방향의 위치결정도 동시에 행할 수 있어 처리능력 향상으로도 된다.
또, 검지수단은, 불량소자의 위치 및 소자배치의 정보가 기록된 매핑 데이터의 기록, 처리장치와 같은 것이어도 좋다.
검지하는 타이밍은, 예컨대 도전성 볼 탑재 사이클마다 각각 검지해도 좋고, 웨이퍼가 스테이지(5)에 장착된 시점에서 전체를 검지해도 좋다. 또, 검지하는 범위는 반도체소자 각각에 대해 검지해도 좋고, 어떤 영역을 일괄로 검지해도 좋지만, 처리능력 향상을 위해서는 극력 많은 영역을 일괄로 검지하는 편이 바람직하다.
이상에 의해, 도 2와 같이 불량 반도체소자에는 도전성 볼(6)이 탑재되지 않고, 양품의 반도체소자에만 도전성 볼(6)이 탑재된다. 또, 반도체소자(22)가 형성되어 있지 않은 부분도 도전성 볼이 탑재되지 않고, 웨이퍼(24)의 외주부에도 과부족없이 도전성 볼(6)을 탑재할 수 있다.
이 실시예에서는, 반도체소자가 구획되어 있지 않은 웨이퍼의 불필요한 장소나, 불량 반도체소자에 도전성 볼이 탑재되어 있지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에는 도 3을 참조하여 제2실시예를 설명한다.
이 실시예에서의 도전성 볼 탑재장치는 복수의 BGA기판 또는 반도체소자마다 탑재헤드가 따로따로 되어 있다. 도 3은 도전성 볼 탑재장치의 단면도이다. 도 3에서는 2개를 취한 예를 나타내고 있고, 도전성 볼(6)을 흡착하는 볼흡착구멍(17)을 갖춘 탑재헤드(1a,1b)는 2개 구비되어 있다. 탑재헤드(1a,1b)는 고정지그(51)에 장착된다. 또, 제1실시예와 마찬가지로, 공기흡인수단(7)과 각 탑재헤드와는 다른 계통으로 연결되어 있고, 각각에 공기유로 개폐수단(15a,15b)이 설치되어 있다. 마찬가지로, 공기유로발생수단(8)과 각 탑재헤드도 다른 계통으로 연결되어 있고, 각각에 공기유로 개폐수단(16a,16b), 압력계측수단(60a,60b)이 설치되어 있다.
도전성 볼을 흡착·정렬할 때에는, 도전성 볼을 탑재하지 않은 쪽의 탑재헤드(1a)는 감압하지 않도록 흡인측의 공기유로 개폐수단(15a)이 닫힌 상태로 되어 있고, 탑재하는 쪽의 탑재헤드(1b)는 감압하도록 흡인측의 공기유로 개폐수단(15b)이 열린 상태로 되어 있다. 이때, 공기흐름발생수단측의 공기유로 개폐수단(16a, 16b)은 양쪽 모두 닫힌 상태로 되어 있다. 그리고, 도전성 볼(6)을 탑재할 때에는, 공기유로 개폐수단(15b)을 닫고, 공기유로 개폐수단(16b)을 열므로써 공기흐름을 탑재헤드내로 보낸다. 여기서, 공기유로 개폐수단은 예컨대 전자밸브와 같은 것으로, 개폐의 제어수단, 제어의 자동, 수동을 문제삼지 않는다. 또, 공기흡인수단, 공기흐름발생수단, 공기유로 등은 탑재헤드마다 따로따로 존재하도록 구성할 수 있다.
또, 제1실시예와 마찬가지로, 헤드내의 압력을 계측하여 에러정지 또는 흡착재시도동작에 반영시킨다. 마찬가지로, 도전성 볼을 흡착할 것인지 아닌지의 선택은, 도전성 볼을 흡착하기 전에 불량마크 또는 반도체소자가 형성되어 있지 않은 위치를 검지수단으로 인식함으로써 행한다.
이 실시예에서는, 반도체소자가 구획되지 않은 웨이퍼의 불필요한 장소에 도전성 볼이 탑재되어 있지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에는 도 4를 참조하여 제3실시예를 설명한다.
이 실시예의 도전성 볼 탑재장치는, 탑재헤드(1)내에 각 BGA기판 또는 반도체소자마다 방을 분리하기 위한 사절판(52a,52b)과, 그 사절판 개폐수단(53a,53b)이 장착되어 있다. 도 4는 도전성 볼 탑재장치의 단면도이다. 도 4의 탑재장치는, 우측의 소자만을 볼 흡착·탑재하기 위해, 좌측 사절판(52a)을 닫힌 상태로 하여 탑재헤드내를 2개의 방으로 분리하고 있다. 그리고, 공기유로(흡인측; 12) 및 공기유로(배기측; 13)를 조작하여 좌측 방을 대기개방상태, 우측 방을 감압상태로 하고, 우측만 도전성 볼(6)을 흡착하여 유지시킨다. 그리고, 이 도전성 볼(6)을 BGA기판 또는 반도체소자에 탑재한다.
또, 볼을 흡착·탑재하는 장소를 반대로 하는 경우는, 공기유로(12,13)를 조작하여 우측의 사절판(52b)을 닫힌 상태로 함으로써 실현할 수 있다.
또, 제1실시예와 마찬가지로, 헤드내의 압력을 계측하여 에러정지 또는 흡착재시도동작에 반영시킨다. 마찬가지로, 도전성 볼을 흡착할 것인지 아닌지의 선택은, 도전성 볼을 흡착하기 전에 불량마크 또는 반도체소자가 형성되어 있지 않은 위치를 검지수단으로 인식함으로써 행한다.
이 실시예에서는, 반도체소자가 구획되지 않은 웨이퍼의 불필요한 장소에 도전성 볼이 탑재되지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에, 도 5를 참조하여 제4실시예를 설명한다.
이 실시예의 도전성 볼 탑재장치에서는, 탑재헤드(1)내에 각 BGA기판 또는 반도체소자의 볼흡착구멍(17)을 차폐하기 위한 차폐판(54a,54b)과, 그 차폐판 이동수단 (55a,55b)이 장착되어 있다.
도 5의 경우, 우측의 BGA기판 또는 반도체소자만의 도전성 볼을 흡착·탑재하기 위해, 차폐판 이동수단(55a)을 조작하여 좌측의 차폐판(54a)을 닫힌 상태로 하여 1개의 BGA기판 또는 1개의 반도체소자의 볼흡착구멍(17)을 막아 탑재헤드의 좌측에는 도전성 볼(6)이 흡착하지 않도록 하고 있다. 도 5의 (a)는 탑재헤드의 상단면도이고, 도 5의 (b)는 탑재헤드의 측단면도이다.
도전성 볼의 흡착시에는 탑재헤드내는 감압상태로 되어 있다.
또, 도전성 볼(6)을 흡착·탑재하는 장소를 반대(좌측의 BGA기판 또는 반도체소자만)로 하는 경우는, 우측의 차폐판을 닫고, 좌측의 차폐판을 연 상태로 함으로써 실현할 수 있다.
또, 제1실시예와 마찬가지로, 헤드내의 압력을 계측하여 에러정지 또는 흡착재시도동작에 반영시킨다. 마찬가지로, 도전성 볼을 흡착할 것인지 아닌지의 선택은, 도전성 볼을 흡착하기 전에 불량마크 또는 반도체소자가 형성되어 있지 않은 위치를 검지수단으로 인식함으로써 행한다.
이 실시예에서는, 반도체소자가 구획되지 않은 웨이퍼의 불필요한 장소에 도전성 볼이 탑재되지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에는 도 6을 참조하여 제5실시예를 설명한다.
이 실시예의 도전성 볼 탑재장치는, 탑재헤드(1)내에 각 BGA기판 또는 반도체소자마다 볼흡착구멍(17)을 막으면서 볼흡착구멍 배열과 동일 배열의 복수의 침봉핀(56a,56b)이 내장되어 있다. 그리고, 상하로 이동하는 침봉핀 이동수단(57a, 57b)이 장착되어 있다. 볼흡착구멍(17)의 배열마다 침봉핀(56a,56b)을 이동시킬 수 있도록 침봉핀 이동수단(57a,57b)은 이동한다. 도 6은 도전성 볼 탑재장치의 단면도이다.
도 6에서는, 탑재헤드(1)의 우측의 BGA기판 또는 반도체소자만의 도전성 볼을 흡착·탑재하기 위해, 좌측의 침봉핀 이동수단(57a)을 조작하여 침봉핀(56a)을 하측으로 내림으로써 볼흡착구멍(17)에 질러 넣어 도전성 볼(6)이 흡착하지 않도록 하고 있다. 탑재헤드(1)의 내부상태는 공기유로(12,13)를 조작하여 실현시키고 있다. 이때, 침봉핀(56a,56b)의 직경은 볼흡착구멍(17)의 직경보다도 작게 할 필요가 있다. 또, 침봉핀(56a,56b)의 길이는 탑재헤드(1)로부터 약간 비어져 나오는 정도로 하면 좋다.
탑재헤드의 좌측에 있는 BGA기판 또는 반도체소자만의 도전성 볼(6)을 흡착·탑재하는 경우에는, 좌측의 침봉핀(56a)을 탑재헤드(1)의 내부로 하고, 우측의 침봉핀(56b)을 흡착구멍(17)에 질러 넣음으로써 실현할 수 있다.
또, 침봉핀 이동수단은 탑재헤드의 내부에 배치되도록 하는 것이 가능하다.
이 실시예에서는, 반도체소자가 구획되지 않은 웨이퍼의 불필요한 장소에 도전성 볼이 탑재되지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에, 도 7을 참조하여 제6실시예를 설명한다.
도전성 볼 탑재장치는, 고정지그(51)에 의해 고정된 복수의 탑재헤드(1a,1b)를 갖추고 있고(이 실시예에서는 2개 갖추고 있음), 각 탑재헤드(1a,1b)가 각 BGA기판 또는 반도체소자마다의 도전성 볼(6)에 대응하도록 나누어 배치되어 있다. 그리고, 각각의 도전성 볼(6)의 탑재헤드 하면(즉 도전성 볼의 흡착면)의 높이를 개별로 변경되도록 각각의 탑재헤드(1a,1b)에 헤드 상하이동장치가 배치되어 있다. 도 7은 도전성 볼 탑재장치의 단면도이다.
도 7로부터 알 수 있는 바와 같이, 헤드(1a,1b)의 상하로의 조절은 다음과 같이 이루어지고 있다. 즉, 헤드(1a,1b)는 고정지그(51)에 대해 다이어프램(dia phragm; 60)으로 취부되고 또한 스프링(61,61,…)으로 매달려 있다. 공기발생수단 (60a,60b)으로부터 고압의 공기를 다이어프램(60)내에 흘리면 우측의 헤드(1a)와 같이 스프링(61)의 미는 힘에 대항하여 아래쪽으로 내려가고, 그 고압공기를 빼내면 좌측의 헤드(1b)와 같이 위쪽으로 유지된다. 도 7중 58a, 58b, 59a, 59b는 공기유로 개폐수단이다.
도 7a는 도 7의 변형례이다. 이 예에서는, 헤드(1a,1b)를 상하이동시키는 수단으로서 나사모양의 지레를 이용하고 있다. 즉, 헤드(1a,1b)에 고정한 압봉(押棒)(나사모양의 지레; 62a,62b)를 고정지그(51)로 자유로운 상태로 관통시키고, 노정(露呈)한 머리부분에 너트모양의 압봉 이동수단(63a,63b)을 나사식으로 장착하고 있다. 이 압봉 이동수단(63a,63b)을 회전시킴으로써, 헤드(1a,1b)가 상하이동한다.
도 7, 도 7a에서는, 우측의 탑재헤드(1a)의 BGA기판 또는 반도체소자만의 도전성 볼을 흡착·탑재하기 위해, 도전성 볼(6)을 흡착할 때에 좌측의 탑재헤드(1b)를 흡착높이보다 상측으로 해 두어 도전성 볼(6)을 흡착할 수 없도록 하고 있다. 탑재헤드(1a,1b)의 내부상태는 공기유로(12,13)를 조작하여 실현시키고 있다. 좌측의 탑재헤드(1b)의 BGA기판 또는 반도체소자만의 도전성 볼을 흡착·탑재하는 경우에는, 우측의 탑재헤드(1a)를 상측으로 이동시킴으로써 실현할 수 있다.
또, 제1실시예와 마찬가지로, 헤드내의 압력을 계측하여 에러정지 또는 흡착재시도동작에 반영시킨다. 마찬가지로, 도전성 볼을 흡착할 것인지 아닌지의 선택은, 도전성 볼을 흡착하기 전에 불량마크 또는 반도체소자가 형성되어 있지 않은 위치를 검지수단으로 인식함으로써 행한다.
이 실시예에서는, 반도체소자가 구획되지 않은 웨이퍼의 불필요한 장소에 도전성 볼이 탑재되지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에는 도 8 및 도 9를 참조하여 제7실시예를 설명한다.
도 8은 볼흡착구멍의 배열상태를 나타낸 도전성 볼 탑재장치의 탑재헤드의 평면도, 도 9는 웨이퍼의 부분사시도이다. 이 실시예의 도전성 볼 탑재장치에서는, 수종류의 탑재헤드가 장착가능하고, 사용하는 헤드를 절체하는 기구를 갖추고 있다. 즉, 탑재헤드(1)의 흡착면의 전면에 도전성 볼(6)을 배열하는 것(도 8a), 흡착면의 반에 배열되어 있는 것(도 8b), 흡착면의 1/4에 배열되어 있는 것(도 8c) 등이 있다.
예컨대, 도 9와 같이 반도체소자(22)가 다이싱 라인(25)으로 구획된 웨이퍼 (24)상에 복수의 반도체소자분의 도전성 볼을 일괄하여 탑재하는 경우, 도 8과 같은 볼흡착구멍의 배열을 3패턴 준비해 두고, 웨이퍼상의 탑재장소에 맞추어 사용하도록 탑재헤드를 나누어 사용함으로써, 도전성 볼을 여분의 장소에 탑재하지 않아도 된다.
도 9의 소자(22)상의 A마크에는 도 8a의 타입A의 탑재헤드를 사용하고, B마크에는 도 8b의 타입B의 탑재헤드를 사용하며, C마크에는 도 8c의 타입C를 나누어 사용한다. 여기서, 탑재헤드의 절체수단에 대해서는 어떠한 수단이라도 채용할 수 있다.
또, 제1실시예와 마찬가지로, 헤드내의 압력을 계측하여 에러정지 또는 흡착재시도동작에 반영시킨다. 마찬가지로, 어느 타입의 탑재헤드를 선택할 것인지는, 도전성 볼을 흡착하기 전에 불량마크 또는 반도체소자가 형성되어 있지 않은 위치를 검지수단으로 인식함으로써 행한다.
이 실시예에서는, 반도체소자가 구획되지 않은 웨이퍼의 불필요한 장소에 도전성 볼이 탑재되지 않으므로, 도전성 볼의 낭비가 없어 비용절감을 할 수 있다.
다음에는 도 10을 참조하여 전술한 각 실시예에서 나타낸 도전성 볼 탑재장치를 이용한 BGA기판이나 반도체소자에 대한 도전성 볼의 탑재방법을 설명한다. 도 10은 도전성 볼을 탑재하는 도전성 볼 탑재장치에서의 공정흐름을 나타낸 것이다.
먼저, (스텝1) BGA기판 혹은 반도체소자를 도전성 볼 탑재장치에 투입한 후(기판 또는 소자 투입), (스텝2) 도전성 볼 탑재장치에 투입된 BGA기판 또는 반도체소자로부터 불량품 및 도전성 볼 탑재가 불필요한 위치를 검지한다(불량 기판 또는불량 소자 또는 도전성 볼 탑재가 불필요한 위치의 검지). (스텝3) 탑재헤드라 불리는 BGA기판의 전극과 동일 배열로 볼흡착구멍이 형성된 지그에 의해 도전성 볼을 선택적으로 과부족없이 흡착하여 유지시킨다(도전성 볼 선택 정렬). 다음에, (스텝4) 탑재헤드에 흡착된 도전성 볼이 올바르게 정렬되어 있는지를 화상인식 등에 의해 검사를 한다(정렬검사). 그리고, (스텝5) 플럭스를 BGA기판 또는 반도체소자 혹은 탑재헤드에 흡착시킨 도전성 볼로 공급하고(플럭스공급), (스텝6) 이들 도전성 볼을 BGA기판 또는 반도체소자의 전극상에 탑재한다(도전성 볼 탑재). 그 후, (스텝7) 탑재헤드에 도전성 볼이 남아 있는지 어떤지 잔류검사를 행하고(도전성 볼 잔류검사), 이어서 (스텝8) BGA기판 또는 반도체소자에 도전성 볼이 올바르게 탑재되어 있는지의 탑재검사를 행하며(탑재검사), 그 후 (스텝9) 리플로우에 의해 도전성 볼과 BGA기판 또는 반도체소자의 전극을 용융접합하여 도전성 볼을 BGA기판 또는 반도체소자에 고정한다(리플로우).
이상 설명한 바와 같이 본 발명의 도전성 볼 탑재방법 및 이 탑재방법을 실시하는 탑재장치에서는, 불필요한 장소에 도전성 볼을 탑재하지 않기 때문에, 도전성 볼의 낭비가 없어 좋고, 비용절감이 가능하게 된다.

Claims (29)

  1. 복수의 반도체소자의 지지기판 또는 반도체소자에 도전성 볼을 일괄하여 탑재하는 도전성 볼 탑재장치에 상기 지지기판 또는 상기 반도체소자를 도입하는 공정과,
    상기 도입된 지지기판 또는 반도체소자 중에서 불량 기판 또는 불량 반도체소자 또는 상기 도전성 볼 탑재가 불필요한 위치를 검지하는 공정,
    상기 도전성 볼 탑재장치내에 저장된 복수의 도전성 볼을 유지수단에 의해 흡착하여 유지시키는 공정 및,
    상기 도전성 볼 유지수단에 의해 유지되어 있는 복수의 도전성 볼을 상기 도전성 볼 탑재장치에 도입된 상기 지지기판 또는 상기 반도체소자 중 필요한 지지기판 또는 반도체소자에 선택적으로 탑재시키는 공정을 구비하고,
    상기 도전성 볼 유지수단은, 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 상기 도전성 볼을 탑재한다거나, 상기 불량 지지기판 또는 상기 불량 반도체소자에 상기 도전성 볼을 탑재하지 않도록 선택적으로 상기 도전성 볼을 흡착하여 유지시키는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 복수의 챔버와, 이들 챔버를 진공으로 하는 수단 및, 상기 각 챔버와 상기 챔버를 진공으로 하는 수단을 연결하는 공기유로를 갖추고, 상기 공기유로는 상기 각 챔버마다 독립하고 있으며, 각각의 공기유로를 개폐함으로써 선택적으로 내부의 소정의 챔버를 감압하고, 선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 도전성 볼 유지수단은, 복수의 탑재헤드와, 이들 탑재헤드를 진공으로 하는 수단 및, 상기 각 탑재헤드와 상기 탑재헤드를 진공으로 하는 수단을 연결하는 공기유로를 갖추고, 상기 공기유로는 상기 각 탑재헤드마다 독립하고 있으며, 각각의 공기유로를 개폐함으로써 선택적으로 내부의 소정의 탑재헤드를 감압하고, 선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 내부를 복수의 방으로 분리하는 복수의 사절판 및 이것을 이동시키는 사절판 이동수단을 갖추며, 각각의 상기 사절판을 개폐함으로써 선택적으로 상기 방의 내부를 감압하고, 선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 내부에 도전성 볼을 흡착하는 복수의 흡착구멍을 막는 복수의 차폐판 및 이것을 이동시키는 차폐판 이동수단을 갖추며, 각각의 상기 차폐판을 개폐함으로써선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드로 이루어지고, 이 탑재헤드는 내부에 도전성 볼을 흡착하는 복수의 흡착구멍을 막는 복수의 침봉핀 및 이것을 이동시키는 침봉핀 이동수단을 갖추며, 각각의 상기 침봉핀으로 상기 흡착구멍을 개방하거나 막음으로써 선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법..
  7. 제1항에 있어서, 상기 도전성 볼 유지수단은, 복수의 탑재헤드를 갖추고, 상기 탑재헤드의 도전성 볼 흡착높이를 변위시킴으로써, 선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 도전성 볼 유지수단은, 복수의 탑재헤드로 이루어지고, 각 탑재헤드는 각각 복수의 배열패턴을 갖추며, 사용하는 상기 탑재헤드를 임의로 절환하여 상기 각 배열패턴을 조합시킴으로써, 선택적으로 상기 도전성 볼을 흡착하여 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 복수의 반도체소자의 지지기판 또는 반도체소자에 도전성 볼을 일괄하여 탑재하는 도전성 볼 탑재장치와,
    상기 도입된 지지기판 또는 반도체소자 중에서 불량 기판 또는 불량 반도체소자 또는 상기 도전성 볼 탑재가 불필요한 위치를 검지하는 수단,
    상기 도전성 볼 탑재장치내에 저장된 복수의 도전성 볼을 흡착하여 유지하는 도전성 볼 유지수단 및,
    상기 도전성 볼 유지수단에 의해 유지되어 있는 복수의 도전성 볼을 상기 도전성 볼 탑재장치에 도입된 상기 지지기판 또는 상기 반도체소자 중 필요한 지지기판 또는 반도체소자에 선택적으로 탑재시키는 수단을 구비하고,
    상기 도전성 볼 유지수단은, 불규칙하게 반도체소자가 배치되어 있는 웨이퍼 주변부에 과부족없이 상기 도전성 볼을 탑재한다거나, 상기 불량 지지기판 또는 상기 불량 반도체소자에 상기 도전성 볼을 탑재하지 않도록 선택적으로 상기 도전성 볼을 흡착하여 유지시키는 것을 특징으로 하는 반도체장치의 제조장치.
  10. 자기내에 반입된 복수의 대상물에 도전성 볼을 일괄하여 탑재하는 도전성 볼 탑재장치와,
    상기 대상물중의 불량품을 검지함과 더불어, 상기 대상물에서의 상기 도전성 볼의 탑재가 불필요한 영역을 검지하는 검지수단 및,
    상기 도전성 볼 탑재장치내에 저장된 복수의 상기 도전성 볼을 흡착하여 유지하는 도전성 볼 유지수단을 구비하고,
    상기 대상물은 반도체소자 지지기판 및 반도체소자의 어느 하나이며,
    상기 도전성 볼 유지수단은, 자기가 유지하고 있는 상기 복수의 도전성 볼을상기 대상물 중 필요로 하는 것에만 선택적으로 탑재시키도록 구성되어 있는 것을 특징으로 하는 반도체제조장치.
  11. 제10항에 있어서, 상기 검지수단은, 촬상 카메라를 갖추고, 그 카메라로 얻은 화상의 처리에 의해 상기 각 대상물을 상기 복수의 도전성 볼을 탑재할 필요가 있는 것인지 아닌지를 판단하는 것을 특징으로 하는 반도체제조장치.
  12. 제10항에 있어서, 상기 검지수단은, 불량 반도체소자의 위치 및 배치의 정보를 포함하는 매핑 데이터에 기초하여 상기 각 대상물을 상기 복수의 도전성 볼을 탑재할 필요가 있는 것인지 아닌지를 판단하는 것을 특징으로 하는 반도체제조장치.
  13. 제10항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드를 갖추고, 이 헤드는 구획된 복수의 챔버를 갖추며, 상기 각 챔버는 내부를 상기 다른 챔버와 독립적으로 대기압상태와 그 보다도 낮은 감압상태로 절환가능하게 구성됨과 더불어 상기 감압상태시에 상기 복수의 도전성 볼을 흡착하기 위한 복수의 흡착구멍을 갖추어 구성되어 있고, 상기 각 챔버에 있어서 선택적으로 도전성 볼을 흡착가능하게 되어 있는 것을 특징으로 하는 반도체제조장치.
  14. 제10항에 있어서, 상기 도전성 볼 유지수단은, 서로 독립한 복수의 탑재헤드를 갖추고, 이 각 헤드는 내부를 상기 다른 헤드와 독립적으로 대기압상태와 그 보다도 낮은 감압상태로 절환가능하게 구성됨과 더불어 상기 감압상태시에 상기 복수의 도전성 볼을 흡착하기 위한 복수의 흡착구멍을 갖추어 구성되어 있고, 상기 각 헤드에 있어서 선택적으로 도전성 볼을 흡착가능하게 되어 있는 것을 특징으로 하는 반도체제조장치.
  15. 제10항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드를 갖추고, 이 헤드는 대기압상태와 그 보다도 낮은 감압상태로 절환가능한 압력조정실을 갖추며, 이 압력조정실은 복수의 실에 각각 연통하고 있고, 상기 각 실과 상기 압력조정실의 사이에는 서로 독립적으로 개폐가능한 사절판이 설치되어 있는 것을 특징으로 하는 반도체제조장치.
  16. 제10항에 있어서, 상기 도전성 볼 유지수단은, 탑재헤드를 갖추고, 이 헤드는 내부에 챔버를 갖추며, 이 챔버는 대기압상태와 그 보다도 낮은 감압상태로 절환가능하게 구성됨과 더불어 상기 감압상태시에 상기 복수의 도전성 볼을 흡착하기 위한 복수의 흡인구멍의 군을 복수개 갖추고, 상기 각 군의 흡인구멍을 서로 독립적으로 개폐하는 흡인구멍 개폐수단을 내부에 더 갖추고 있는 것을 특징으로 하는 반도체제조장치.
  17. 제16항에 있어서, 상기 흡인구멍 개폐수단은, 상기 챔버내에 있어서 상기 각군마다 설치된 평판모양의 차폐판을 상기 각 군의 흡인구멍에 당접(當接), 이반(離反)시킴으로써, 상기 각 군의 흡인구멍을 개폐하도록 구성되어 있는 것을 특징으로 하는 반도체제조장치.
  18. 제16항에 있어서, 상기 흡인구멍 개폐수단은, 상기 챔버내에 있어서 상기 각 군마다 설치된 복수의 핀을 세워 설치한 차폐판을, 상기 각 군의 흡인구멍에 당접, 이반시키고, 이 당접시에는 상기 복수의 핀이 상기 복수의 흡인구멍에 삽입된 상태로 되며, 상기 당접·이반에 의해 상기 각 군의 흡인구멍을 개폐하도록 구성되어 있는 것을 특징으로 하는 반도체제조장치.
  19. 제10항에 있어서, 상기 도전성 볼 유지수단은, 기체(基體)에 상하이동가능하게 매달려 설치된 복수의 탑재헤드를 갖추고, 상기 각 헤드는 내부를 상기 다른 헤드와 독립적으로 대기압상태와 그 보다도 낮은 감압상태로 절환가능하게 구성됨과 더불어 상기 감압상태시에 상기 복수의 도전성 볼을 흡착하기 위한 복수의 흡착구멍을 갖추어 구성되어 있고, 상기 각 헤드는 상하조절수단에 의해 상기 다른 헤드와 독립적으로 상하로 위치를 조절가능하게 구성되어 있는 것을 특징으로 하는 반도체제조장치.
  20. 제19항에 있어서, 상기 상하조절수단은, 상기 각 탑재헤드마다 다이어프램을 갖추고, 이 다이어프램내로 공급하는 유체압을 변경함으로써 이 다이어프램의 신축정도를 변화시켜 상기 각 헤드를 서로 독립적으로 상하위치를 조정하는 것을 특징으로 하는 반도체제조장치.
  21. 제19항에 있어서, 상기 상하조절수단은, 상기 각 탑재헤드마다 상기 기체에 대해 관통·삽입된 나사모양의 지레를 갖추고, 이 나사모양의 지레를 상기 기체에 대해 상하이동시킴으로써, 상기 각 헤드를 다른 헤드와 독립적으로 상하의 위치를 조정하는 것을 특징으로 하는 반도체제조장치.
  22. 제10항에 있어서, 상기 도전성 볼 유지수단은, 착탈가능한 복수의 탑재헤드를 갖추고, 상기 대상물 중 필요로 하는 대상물의 배열패턴에 맞추어 상기 복수의 탑재헤드를 이용하는 것을 특징으로 하는 반도체제조장치.
  23. 제1항에 있어서, 상기 검지수단에서의 촬상 카메라로 얻은 화상의 처리에 의해 상기 각 대상물을 상기 복수의 도전성 볼을 탑재할 필요가 있는 것인지 아닌지를 판단하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제1항에 있어서, 상기 검지수단은, 불량 반도체소자의 위치 및 배치의 정보를 포함하는 매핑 데이터에 기초하여 상기 각 대상물을 상기 복수의 도전성 볼을 탑재할 필요가 있는 것인지 아닌지를 판단하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제1항에 있어서, 상기 도전성 볼 유지수단에서의 탑재헤드내의 구획된 복수의 챔버를, 각각 독립적으로 대기압상태와 그 보다도 낮은 감압상태로 절환하고, 상기 감압상태의 챔버에 상기 복수의 도전성 볼을 흡착하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제1항에 있어서, 상기 도전성 볼 유지수단은, 서로 독립한 복수의 탑재헤드를 갖추고, 이 각 헤드의 내부를 상기 다른 헤드와 독립적으로 대기압상태와 그 보다도 낮은 감압상태로 절환하며, 상기 감압상태의 헤드에 상기 복수의 도전성 볼을 흡착하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제1항에 있어서, 상기 도전성 볼 유지수단에서의 탑재헤드의 압력조정실을 대기압상태와 그 보다도 낮은 감압상태로 절환하고, 상기 압력조정실과 이것에 연통하는 복수의 실의 각각을 서로 독립적으로 개폐가능하게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제1항에 있어서, 상기 도전성 볼 유지수단에서의 탑재헤드의 챔버를 대기압상태와 그 보다도 낮은 감압상태로 절환하고, 상기 감압상태시에 상기 복수의 도전성 볼을 흡착시키며, 더욱이 상기 복수의 흡인구멍으로 이루어진 군마다의 복수의 흡인구멍을 서로 독립적으로 개폐하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제1항에 있어서, 상기 도전성 볼 유지수단의 착탈가능한 복수의 탑재헤드를, 상기 대상물 중 필요로 하는 대상물의 배열패턴에 맞추어 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077451A (ja) * 1998-09-01 2000-03-14 Shibuya Kogyo Co Ltd ウエハへの半田ボールマウント装置
KR100598198B1 (ko) * 1999-06-18 2006-07-07 시부야 코교 가부시키가이샤 피가공물과 헤드의 위치결정장치 및 위치결정방법
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
JP4615117B2 (ja) * 2000-11-21 2011-01-19 パナソニック株式会社 半導体ウエハへのバンプ形成方法及びバンプ形成装置
JP2002157582A (ja) * 2000-11-21 2002-05-31 Matsushita Electric Ind Co Ltd 半導体ウエハ上のｉｃ傾き補正方法、及びｉｃ傾き補正装置
DE102004025279B4 (de) * 2004-05-19 2011-04-28 Infineon Technologies Ag Anlage für ein Bestücken von Substraten mit Kugelkontakten und Verfahren zum Bestücken von Substraten mit Kugelkontakten
WO2007018150A1 (ja) * 2005-08-11 2007-02-15 Omron Corporation 光導波路モジュール
JP4757083B2 (ja) * 2006-04-13 2011-08-24 日東電工株式会社 配線回路基板集合体シート
JP4503053B2 (ja) * 2007-07-24 2010-07-14 新光電気工業株式会社 導電性ボールの搭載装置および搭載方法
US20150328707A1 (en) * 2014-05-19 2015-11-19 Gwangsick KIM Solder ball attaching apparatus and method of manufacturing the same
CN109950173A (zh) * 2017-12-20 2019-06-28 海太半导体（无锡）有限公司 一种通用植球装置
KR102509642B1 (ko) * 2018-09-27 2023-03-16 삼성전자주식회사 도전성 볼 부착 장치
US11899887B1 (en) * 2022-08-16 2024-02-13 Cirque Corporation Suction opening in a capacitance module

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498576A (en) * 1994-07-22 1996-03-12 Texas Instruments Incorporated Method and apparatus for affixing spheres to a foil matrix
JPH0878882A (ja) * 1994-09-02 1996-03-22 Fuji Mach Mfg Co Ltd 対回路基板トランスファ作業装置
US5754677A (en) * 1994-10-25 1998-05-19 Fuji Machine Mfg. Co., Ltd. Image processing apparatus
JP3052776B2 (ja) * 1995-04-25 2000-06-19 松下電器産業株式会社 チップのボンディング方法
US5620927A (en) * 1995-05-25 1997-04-15 National Semiconductor Corporation Solder ball attachment machine for semiconductor packages
US6056190A (en) * 1997-02-06 2000-05-02 Speedline Technologies, Inc. Solder ball placement apparatus
US5918648A (en) * 1997-02-21 1999-07-06 Speedline Techologies, Inc. Method and apparatus for measuring volume
US5918792A (en) * 1997-04-04 1999-07-06 Rvsi Vanguard, Inc. Apparatus and method for filling a ball grid array
JP3389813B2 (ja) * 1997-04-11 2003-03-24 松下電器産業株式会社 導電性ボールの搭載方法
US5985694A (en) * 1997-09-29 1999-11-16 Motorola, Inc. Semiconductor die bumping method utilizing vacuum stencil
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6100175A (en) * 1998-08-28 2000-08-08 Micron Technology, Inc. Method and apparatus for aligning and attaching balls to a substrate
US6071801A (en) * 1999-02-19 2000-06-06 Texas Instruments Incorporated Method and apparatus for the attachment of particles to a substrate

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