KR100307928B1 - 교환 시스템의 디바이스 시험장치 - Google Patents

Abstract

교환 시스템에서 스위치 T-스위치와 연결되는 디바이스의 경로 시험장치에 관한 것으로, 스위치 네트워크 T-스위치와의 연동 기능을 디바이스간에 수행할 수 있도록 하여 T-스위치와의 물리적인 경로 경유 없이 디바이스의 기능 시험을 수행할 수 있도록 하며, 디바이스간 가변적인 타임 슬롯 할당을 통한 시험으로 시스템 차원의 검증 이전에 디바이스의 정상 여부를 판정할 수 있도록 하는 것이다.

본 발명은 스위치 네트워크에 연결되는 복수개의 디바이스 각각에 T-스위치와의 동일한 경로 환경을 제공하여 주는 T-스위치 정합수단을 더 구비하며, 상기 T-스위치 정합수단은 T-스위치의 정합시와 동일한 상태의 프레임 동기신호와 메인 클럭신호를 생성하는 타임 스위치 신호 생성부와, 타임 스위치 신호 생성부에서 인가되는 프레임 동기신호와 메인 클럭신호를 이용하여 HDLC 시험 데이터 전송을 위한 타임 슬롯을 발생시키며, 시험 진행을 위한 특정의 타임 슬롯을 선택하는 타임 스위치 채널 검출부와, 타임 스위치 채널 검출수단에서 선택되는 특정의 타임 슬롯에 HDLC 시험 데이터를 실어 상대측 디바이스에 전송하는 채널 시험부로 이루어지는 것을 특징으로 한다.

Description

교환 시스템의 디바이스 시험장치{Device Testing Apparatus of Switching System}

본 발명은 교환 시스템에서 T-스위치와 연결되는 디바이스 시험장치에 관한 것으로, 더 상세하게는 스위치 네트워크에서 T-스위치와의 연동 기능이 디바이스간에 이루어지도록 하여 T-스위치와의 물리적인 경로 경유 없이 디바이스의 기능 시험을 수행할 수 있도록 하며, 디바이스간 가변적인 타임 슬롯 할당을 통한 시험으로 시스템 차원의 검증 이전에 디바이스 기능의 정상 여부를 판정할 수 있도록 하는 교환 시스템의 디바이스 시험장치에 관한 것이다.

종래의 교환 시스템에서 T-스위치와 디바이스 간의 정합 구조는 첨부된 도 1에서 알 수 있는 바와 같이, 상위 제어부(1)와 T-스위치 처리부(2)가 연결되고, 상기 T-스위치 처리부(2)에 복수개의 디바이스(3a-3n)가 물리적인 경로인 케이블을 통해 연결된다.

따라서, 디바이스와 디바이스간에 데이터 송수신을 수행하는 경우 상위 제어부(1)의 제어에 따라 T-스위치 처리부(2)에서 물리적인 경로인 케이블을 통해 부여되는 타임 슬롯에 의해 각 디바이스간의 데이터 송수신이 이루어진다.

예를들어, 제1디바이스(3a)와 제N디바이스(3n)간에 데이터 송수신을 위한 경로 설정이 요구되는 경우 T-스위치 처리부(2)는 상위 제어부(1)의 제어신호에 따라 물리적인 경로인 케이블을 통해 제1디바이스(3a)와 제N디바이스(3n)간에 데이터 송수신을 위한 타임 슬롯을 할당하여 주므로, 할당된 타임 슬롯을 통해 데이터 송수신이 수행되도록 한다.

전술한 바와 같이 종래의 교환 시스템에서 디바이스간의 데이터 송수신을 위해서는 반드시 상위 제어부의 제어에 따라 T-스위치 처리부에서 물리적인 경로인 케이블을 통해 타임 슬롯이 할당되어지므로 디바이스간 데이터 전송 경로의 시험 및 디바이스의 기능 시험을 수행하기 위해서는 반드시 상위 제어부를 포함하는 전체의 구성이 필요하게 되어 시험의 진행에 많은 제약과 복잡한 문제점이 있었다.

본 발명은 전술한 바와 같은 제반적인 문제점을 감안한 것으로 그 목적은 디바이스간 데이터 송수신 경로 및 디바이스 기능 시험을 T-스위치와의 물리적인 경로를 경유 하지 않은 상태에서 디바이스 자체적으로 수행할 수 있도록 하며, 디바이스에서 T-스위치와 연결된 동일한 환경이 제공되도록 하여 디바이스간 가변적인 타임 슬롯의 할당을 통해 시스템 차원의 검증 이전 단계에서 디바이스의 정상적인 기능 상태를 시험할 수 있도록 한 것이다.

도 1은 종래의 교환 시스템에서 T-스위치와 디바이스의 연결 관계를 도시한 도면.

도 2는 본 발명에 따른 교환 시스템의 스위치 네트워크에서 디바이스 시험을 위한 T-스위치 정합장치의 구성도.

도 3은 본 발명에 따른 T-스위치 정합장치가 장착된 디바이스간의 정합도.

도 4는 본 발명에 따라 스위치 네트워크에 연결되는 디바이스간 기능 시험 수행을 위한 시그널의 타이밍도.

도 5는 도 2에 도시된 채널 시험부의 동작 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

111 : 타임 스위치 신호 생성부 112 : 타임 스위치 채널 검출부

113 : 채널 시험부

상기한 바와 같은 목적을 달성하기 위한 본 발명은 스위치 네트워크에 연결되는 복수개의 디바이스 각각에 T-스위치와 동일한 연결 환경을 제공하여 주는 T-스위치 정합수단을 더 구비하는 것을 특징으로 한다.

상기의 T-스위치 정합수단은 T-스위치의 정합시와 동일한 상태의 프레임 동기신호와 메인 클럭신호를 생성하는 타임 스위치 신호 생성부와, 타임 스위치 신호 생성부에서 인가되는 프레임 동기신호와 메인 클럭신호를 이용하여 HDLC 시험 데이터 전송을 위한 타임 슬롯을 발생시키며, 시험 진행을 위한 특정의 타임 슬롯을 선택하는 타임 스위치 채널 검출부와, 타임 스위치 채널 검출수단에서 선택되는 특정의 타임 슬롯에 HDLC 시험 데이터를 실어 상대측 디바이스에 전송하는 채널 시험부로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 2에서 알 수 있는 바와 같이 본 발명에 따라 교환 시스템에서 디바이스 기능 시험을 위한 T-스위치 정합장치는 타임 스위치 신호 생성부(111)와 타임 스위치 채널 검출부(112) 및 채널 시험부(113)로 이루어지는데, 타임 스위치 신호 생성부(111)는 상위 제어부(1)의 제어에 따라 T-스위치 처리부(2)에서 인가되는 시스템 기준 신호와 동일한 상태의 프레임 동기신호(FS')와 메인 클럭신호(MCLK')를 생성하여 출력한다.

타임 스위치 채널 검출부(112)는 상기 타임 스위치 신호 생성부(111)에서 인가되는 시스템 기준 신호와 동일한 상태의 프레임 동기신호(FS')와 메인 클럭 신호(MCLK')를 이용하여 HDLC 시험 데이터 전송을 위한 타임 슬롯을 선택하는 기능을 수행한다.

채널 시험부(113)는 상기 타임 스위치 채널 검출부(112)에서 선택되는 특정의 타임 슬롯에 HDLC 시험 데이터를 실어 상대측 디바이스에 전송하는 기능을 담당한다.

상기한 바와 같이 이루어지는 T-스위치 정합장치는 도 3에서 알 수 있는 바와 같이 T-스위치 처리부(2)와 연결되는 각 디바이스(100A-100N)내에 구비되며, 자신의 디바이스에 구비되어 있는 HDLC 제어부(120)와 연결되어 선택된 특정 타임 슬롯에 HDLC 시험 데이터를 실어주고, 해당 타임 슬롯을 통해 수신되는 HDLC 시험 데이터 패턴을 수신하여 시험 결과를 분석하며, T-스위치 처리부(2)와 정합되는 복수개의 디바이스(100A-100N)간 데이터 전송 경로의 시험을 위해서는 하나의 디바이스를 마스터로 하고, 다른 디바이스에 대해서는 슬레이브로 정합한다.

이때, 각각의 디바이스는 선택에 따라 마스터 디바이스로 동작되기도 하고 슬레이브 디바이스로 동작되기도 하는데, 동작 모드에 따라 타임 스위치 신호 생성부(111)의 기능이 선택되어진다.

만약, 도 3에서 알 수 있는 바와 같이 제1디바이스(100A)를 마스터 디바이스로 하고, 나머지 디바이스(100B-100N)를 슬레이브 디바이스로 하는 경우, 마스터 디바이스의 T-스위치 정합부(110)내 타임 스위치 신호 발생부(111)는 도 4에서 알 수 있는 바와 같이 스위치 네트워크 T-스위치와 정상적으로 정합된 상태와 동일한 8KHz의 프레임 동기신호(FS')와 4MHz의 메인 클럭신호(MCLK')를 발생시켜 슬레이브 디바이스(100A-100N)측에 인가함과 동시에 생성된 프레임 신호(FS')와 메인 클럭신호(MCLK')를 2MHz의 메인 클럭신호(MCLK')와 8KHz의 프레임 신호(FS')로 변형하여 동기를 조정한 다음 HDLC제어부(120)측에 인가한다.

이때, 슬레이브 디바이스(100B-100N)는 마스터 디바이스(100A)에서 인가되는 프레임 동기신호(FS')와 메인 클럭신호(MCLK')에 따라 T-스위치 정합기능을 수행하므로, 자신의 타임 스위치 신호 생성부(111)는 마스터 디바이스(100A)로부터 인가되는 8KHz의 프레임 동기신호(FS')와 4MHz의 메인 클럭신호(MCLK')를 2MHz의 메인 클럭신호(MCLK')와 8KHz의 프레임 신호(FS')로 변형하여 동기를 조정한 다음 자신의 HDLC 제어부(120)측에 인가한다.

또한, 슬레이브 모드로 동작하고 있는 디바이스(100B-100N)의 타임 스위치 신호 생성부(111)는 마스터 디바이스(100A)로부터 인가되는 메인 클럭신호(MCLK')와 프레임 동기신호(FS')를 감시하여 신호의 유실 등 에러가 발생되는지의 여부를 감시하여 그에 대한 정보를 HDLC 제어부(120)측에 인가한다.

동시에 타임 스위치 신호 생성부(111)로부터 생성된 프레임 동기신호(FS')와 메인 클럭신호(MCLK')를 수신한 타임 스위치 채널 검출부(112)는 수신되는 프레임동기신호(FS')와 메인 클럭신호(MCLK')에 따라 도 5에서 알 수 있는 바와 같이 32개의 타임 슬롯을 발생한 다음 HDLC 제어부(120)에서 판독되는 채널 신호(CH_R/W)에 따라 경로 시험을 위한 타임 슬롯을 선택하는 신호(TS_SEL)를 채널 시험부(113)측에 인가한다.

이때, 채널 시험부(113)는 HDLC 제어부(120)로부터 동기 일치되어 인가되는 HDLC 시험 데이터(TS_DATA')를 선택되는 특정 타임 슬롯에 실어 다음의 슬레이브 디바이스측에 전송한 다음 해당 타임 슬롯을 통해 수신되는 데이터 패턴을 분석하여 전송 경로 및 해당 디바이스 기능의 이상 여부의 판단한다.

상기에서 특정 타임 슬롯에 HDLC 시험 데이터를 실어 해당 전송 경로의 이상 여부의 시험은 도 5에서 알 수 있는 바와 같이 슬레이브 디바이스인 제2디바이스(100B)의 타임 슬롯 '0'으로부터의 HDLC 시험 데이터(TS_DATA')가 마스터 디바이스(100A)의 타임 슬롯 '0'에 실리게 되면 마스터 디바이스(100A)내의 채널 시험부(113)는 타임 스위치 채널 검출부(112)에서 인가되는 타임 슬롯 선택신호(TS_SEL)에 따라 HDLC 제어부(120)에서 인가되는 시험 데이터(TS_DATA')를 변경하여 지정되는 타임 슬롯 '1'에 싣게 된다.

즉, 타임 스위치 채널 검출부(112)에서의 타임 슬롯 선택신호(TS_SEL)에 따라 채널 시험부(113)는 HDLC 제어부(120)의 HDLC 시험 데이터(TS_DATA')를 변형하여 경로 시험을 원하는 타임 슬롯 동안 송수신 데이터가 유효하도록 한다.

이상에서 설명한 바와 같이 본 발명은 교환 시스템 네트워크의 경로 시험 절차를 디바이스내에 구현하여 T-스위치와의 물리적인 경로를 경유하지 않은 상태에서 디바이스의 T-스위치 정합 기능 시험을 수행하며, 디바이스내에 T-스위치 정합수단을 구비하여 T-스위치와의 동일한 환경을 가상으로 제공하므로, 시스템 차원에서의 시험 이전에 디바이스의 정상적인 기능 여부를 물리적인 경로의 확인 없이 시험할 수 있다.

Claims (2)

1. 교환 시스템의 스위치 네트워크에 있어서,

   상기 스위치 네트워크에 연결되는 복수개의 디바이스 각각에 T-스위치의 정상적인 정합과 동일한 환경을 제공하여 디바이스간의 기능 시험이 수행되도록 하는 T-스위치 정합수단을 더 구비하는 것을 특징으로 하는 교환 시스템의 디바이스 시험장치.
2. 청구항 1에 있어서,

   상기 T-스위치 정합수단은 T-스위치의 정상적인 정합과 동일한 상태의 프레임 동기신호와 메인 클럭신호를 생성하는 타임 스위치 신호 생성부와;

   상기 타임 스위치 신호 생성부에서 인가되는 프레임 동기신호와 메인 클럭신호를 이용하여 타임 슬롯을 발생시키며, HDLC 시험 데이터 싣기를 위한 특정의 타임 슬롯을 선택하는 타임 스위치 채널 검출부와;

   상기 타임 스위치 채널 검출수단에서 선택되는 특정의 타임 슬롯에 HDLC 시험 데이터를 실어 상대측 디바이스측에 전송하는 채널 시험부로 이루어지는 것을 특징으로 하는 교환 시스템의 디바이스 시험장치.