KR100292265B1 - 칩타입배리스터및그제조방법 - Google Patents

Abstract

본 발명은 배리스터(varistor)의 소형화에도 불구하고, 서지 저항 능력(surge resisting capability)이 우수한 배리스터와 그 제조 방법을 제공한다. 본 발명에 따른 배리스터는 산화아연을 주성분으로 하고, 화학식 Zn₂SnO₄로 표시된 복합 산화물을 함유한다. 그의 제조 방법으로는, 산화아연과 산화주석을 혼합하고; 이 혼합물을 열처리하여 화학식 Zn₂SnO₄로 표시된 복합 산화물을 얻으며; 얻은 복합 산화물을 주성분인 산화아연과 배합한 후 열처리하여 배리스터의 원료를 얻는 것이다.

Description

칩타입 배리스터 및 그 제조 방법{Chip type varistor and method of manufacturing the same}

본 발명은 배리스터(가변 저항)에 관한 것으로, 보다 상세하게는 산화아연을 주성분으로 하는 배리스터와 그 제조 방법에 관한 것이다.

배리스터(varistor)는 전압이 적정값을 초과하여 소자에 인가될 경우에 저항값이 급속히 감소하는 회로 소자이다. 반면에, 인가된 전압이 적정값보다 작을 경우에는 저항값이 극도로 커진다. 이러한 특성들 때문에, 배리스터들은 예를 들어 서지(surge) 전압으로부터 반도체 소자들을 보호하는 데에 사용된다.

산화아연을 주성분으로 하고 전압/전류 비직선성을 이용하는 산화아연 배리스터에 속하는 저항 소자들은, 산화아연을 복수개의 첨가물과 배합하고, 분쇄하여 혼합한 후; 얻은 미세 입자들을 소결시켜 배리스터용 세라믹 원료 분말을 제조하고; 이 세라믹 원료 분말로 형성된 성형체를 소성하여 배리스터 소자를 제작하는 방법으로 제조된다. 이러한 배리스터 소자의 내부에는 산화아연 입자들 사이의 경계에 형성되는 불순물 에너지 준위에 의해서 경계 장벽층(boundary barrier layers)에 에너지 장벽이 형성되고, 결과적으로 이것이 우수한 전압/전류 비직선성을 나타내게 된다.

그리고, 배리스터 소자가 전압/전류 비직선성을 나타내고 있을 때의 배리스터 소자의 전압을 "배리스터 전압"이라 하며, 일반적으로 소자에 흐르는 전류치가1㎃일 때에 소자에 나타나는 전압을 이러한 배리스터 전압으로서 이용한다. 통상 이 때의 전압을 V_1㎃로 표시한다.

배리스터의 서지 노이즈와 정전기 노이즈 흡수 기능은, 그의 우수한 전압/전류 비직선성에 기인한다. 배리스터의 서지 노이즈 흡수 능력은, 서지 전류를 순차적으로 증가시켜 배리스터 소자에 인가할 경우에, 이 배리스터 소자가 파괴되는 전류치를 이용하여 평가한다. 이것은 배리스터 소자의 내구성을 표시하는 중요한 지표가 된다.

산화아연을 주성분으로 하는 배리스터는 전극 면적에 비례해서 증가하는 우수한 서지 저항 능력(surge resisting capability)을 갖고 있다. 그러나, 3000A/㎠ 이상의 서지 노이즈를 흡수할 수 있는 소형 배리스터는 실현되지 못하고 있다.

한편, 이동 통신 기기의 확산 등의 전자 기기의 소형화는 급속하게 진행되고, 이로 인하여 각종 전자 부품과 장치들의 소형화도 두드러지게 되었다. 따라서, 배리스터에 대한 소형화의 요구가 커지면서, 배리스터 크기의 소형화는 배리스터 전극의 유효 면적의 감소를 유도하고 있다. 이런 이유로, 단위 면적당 향상된 서지 저항 능력을 갖는 배리스터 소자에 대한 요구가 증가되고 있다.

그러므로, 본 발명의 목적은 배리스터의 소형화에도 불구하고, 서지 저항 능력이 우수한 배리스터와 그 제조 방법을 제공하는 것이다.

도 1a는 본 발명에 따른 산화비스무스의 첨가량과 비직선계수와의 관계를 표시한 그래프이다.

도 1b는 본 발명에 따른 산화코발트의 첨가량과 비직선계수와의 관계를 표시한 그래프이다.

도 1c는 본 발명에 따른 산화망간의 첨가량과 비직선계수와의 관계를 표시한 그래프이다.

도 2a는 본 발명에 따른 산화비스무스의 첨가량과 유전손실과의 관계를 표시한 그래프이다.

도 2b는 본 발명에 따른 산화코발트의 첨가량과 유전손실과의 관계를 표시한 그래프이다.

도 2c는 본 발명에 따른 산화망간의 첨가량과 유전손실과의 관계를 표시한 그래프이다.

도 3은 본 발명의 칩타입 배리스터의 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

1 ... 배리스터 2 ... 세라믹층

3 ... 내부 전극 4 ... 외부 전극

본 발명의 제 1 측면에 따르면, 산화아연을 주성분으로 하고, 화학식 Zn₂SnO₄로 표시된 복합 산화물을 함유하는 것을 특징으로 하는 세라믹 조성물이 제공된다.

본 발명의 제 2 측면에 따르면, 화학식 Zn₂SnO₄로 표시된 상기한 복합 산화물을 약 0.01∼20몰%의 양으로 함유하는 것을 특징으로 하는 세라믹 조성물이 제공된다.

본 발명의 제 3 측면에 따르면, 산화아연을 주성분으로 하고, 산화비스무스(bismuth oxide), 산화코발트, 산화망간 및 화학식 Zn₂SnO₄로 표시된 복합 산화물을 함유하는 것을 특징으로 하는 세라믹 조성물이 제공된다.

본 발명의 제 4 측면에 따르면, 산화비스무스를 약 0.10∼2몰%, 산화코발트를 약 0.10∼2몰%, 산화망간을 약 0.10∼2몰% 및 Zn₂SnO₄를 약 0.01∼20몰% 함유하는 것을 특징으로 하는 세라믹 조성물이 제공된다.

본 발명의 제 5 측면에 따르면, 산화 아연을 주성분으로 하고, 화학식 Zn₂SnO₄로 표시된 복합 산화물을 함유하는 복수개의 세라믹층으로 구성되는 적층체와, 적층체의 세라믹층들 사이에 삽입되는 내부 전극층과, 적층체의 표면에 형성되고 내부 전극층에 전기적으로 접속되는 외부 전극을 포함하는 것을 특징으로 하는 배리스터가 제공된다.

본 발명의 제 6 측면에 따르면, 화학식 Zn₂SnO₄로 표시된 상기한 복합 산화물을 약 0.01∼20몰%의 양으로 함유하는 것을 특징으로 하는 배리스터가 제공된다.

본 발명의 제 7 측면에 따르면, 산화아연을 주성분으로 하고, 산화비스무스, 산화코발트, 산화망간 및 화학식 Zn₂SnO₄로 표시된 복합 산화물을 함유하는 복수개의 세라믹층으로 구성되는 적층체와, 적층체의 세라믹층들 사이에 삽입되는 내부 전극층과, 적층체의 표면에 형성되고 내부 전극층에 전기적으로 접속되는 외부 전극을 포함하는 것을 특징으로 하는 배리스터가 제공된다.

본 발명의 제 8 측면에 따르면, 산화비스무스를 약 0.10∼2몰%, 산화코발트를 약 0.10∼2몰%, 산화망간을 약 0.10∼2몰% 및 Zn₂SnO₄를 약 0.01∼20몰% 함유하는 것을 특징으로 하는 배리스터가 제공된다.

본 발명의 제 9 측면에 따르면, 산화아연과 산화주석을 혼합하는 단계; 얻은 혼합물을 열처리하여 화학식 Zn₂SnO₄로 표시되는 복합 산화물을 얻는 단계; 및 복합 산화물을 주성분인 산화아연과 배합하고 이 배합물을 열처리하여 배리스터의 원료를 얻는 단계를 포함하는 것을 특징으로 하는 배리스터의 제조방법이 제공된다.

본 발명의 제 10 측면에 따르면, 상기 복합산화물에서 산화아연과 산화주석의 혼합비가 몰비로 약 2：1임을 특징으로 하는 배리스터의 제조 방법이 제공된다.

본 발명의 제 11 측면에 따르면, 혼합물을 1100℃에서 열처리함을 특징으로 하는 배리스터의 제조 방법이 제공된다.

본 발명의 제 12 측면에 따르면, Zn₂SnO₄로 표시된 상기한 복합 산화물이 주성분인 산화아연에 대하여 약 0.01∼20몰% 범위에 있음을 특징으로 하는 배리스터의 제조 방법이 제공된다.

상술한 바와 같이, 본 발명에 따르면, 주성분인 산화아연에 Zn₂SnO₄로 표시된 복합 산화물을 첨가함으로써 우수한 서지 저항 능력을 갖는 배리스터들과 칩타입 배리스터들이 제공된다.

또한, 복합 산화물 Zn₂SnO₄외에, 산화비스무스, 산화코발트 및 산화망간을 첨가함으로써, 향상된 서지 저항 능력 뿐만 아니라 비직선 계수, 정전용량 및 유전손실 등의 우수한 전기적 특성을 갖는 배리스터들과 칩타입 배리스터들이 제공된다.

또한, 산화아연과 산화주석을 혼합하고; 얻은 혼합물을 열처리하여 화학식 Zn₂SnO₄로 표시된 복합 산화물을 얻고; 얻은 복합 산화물을 주성분인 산화아연에 첨가하고, 열처리하여 배리스터 원료를 얻는 본 발명의 제조 방법에 따르면, 신뢰할 수 있는 배리스터의 제조를 가능하게 하는 우수한 서지 저항 능력을 나타내는 배리스터용 원료가 제공된다.

이하, 본 발명의 실시 양태를 바람직한 구현예를 참조하여 설명한다.

우선, 순도 99% 이상의 산화아연(ZnO)과 순도 99% 이상의 산화주석(SnO₂)을 2：1의 몰비로 혼합하였다. 통상 적절한 비율을 사용할 수 있지만, 화학량론비에 근접한 비율을 사용하는 것이 가장 바람직하다. 얻은 혼합물을 분쇄 매체로 배합하고, 순수(純水)중에서 분쇄, 교반한 후, 탈수하고 건조시켰다. 그 다음에, 혼합물을 1200℃에서 가열하여 Zn₂SnO₄분말을 얻었다. 일반적으로, 약 1000∼1300℃의 온도를 적용할 수 있다.

그런 다음, 배리스터의 세라믹 원료 분말을 제조하였다.

구체적으로, 배리스터의 세라믹 원료 분말은, 전체 성분이 100몰%가 되도록, 표 1에 명시된 소정량의 산화비스무스(Bi₂O₃), 산화코발트(Co₃O₄) 및 산화망간(Mn₃O₄)을 순도 99% 이상의 산화아연에 첨가하고, 여기에 Zn₂SnO₄분말을 더 첨가하여 준비하였다. 표 1에서 별표로 표시된 시료는 본 발명의 범위를 벗어난다.

시료 번호	조성/몰%
	ZnO	Bi2O3	Co3O4	Mn3O4	Zn2SnO4
*1	97.50	0.50	1.00	1.00	0
2	97.49	0.50	1.00	1.00	0.01
3	97.40	0.50	1.00	1.00	0.10
4	97.00	0.50	1.00	1.00	0.50
5	96.50	0.50	1.00	1.00	1.00
6	92.50	0.50	1.00	1.00	5.00
7	87.50	0.50	1.00	1.00	10.00
8	77.50	0.50	1.00	1.00	20.00
*9	67.50	0.50	1.00	1.00	30.00

그리고, 준비된 배리스터용 세라믹 원료 분말들을 분쇄 매체로 배합하고, 순수중에서 분쇄하고, 교반한 후, 탈수하고 건조시켰다. 그 다음에, 원료 분말들을 조립화하여 소결시킨 후, 순수중에서 분쇄하여 수산시켰으며 다시 건조시켜 배리스터 재료를 준비했다.

이어서, 이들 배리스터 재료들로부터 칩타입 배리스터를 제조했다. 구체적으로, 배리스터 재료에 바인더(binder), 가소제(plasticizer) 및 복수의 안정제를 소정량 배합하고 유기 용제중에서 혼합하여 슬러리(slurries)를 제조했고, 닥터블레이드법(doctor blade process)으로 두께 약 10㎛의 내부 전극층용 그린 시트와 두께 약 40㎛의 외부층용 그린 시트(green sheets)를 형성했다.

그런 다음, 백금(Pt)을 함유하는 도전성 금속 페이스트를 그린 시트 표면에 스크린 인쇄(screen-print)하여 내부 전극층들을 형성했다. 그리고, 인쇄된 내부 전극층을 구비한 그린 시트들을 소정 매수로 적층하고, 그의 상하측에 Pt 도전성 금속층이 없는 그린 시트를 소정 매수로 적층했다. 그 후에, 이 적층물을 압착기로 눌러 붙여서 두께 약 1㎜의 블럭 형태로 그린 시트 압착체를 제조했다. 그리고 나서, 그린 시트 압착체를 소정의 크기의 칩타입 배리스터로 절단하였다.

다음으로, 이들 칩타입 배리스터 소자들을 소성로에 넣고 가열하여 바인더를 제거한 후에 약 1000℃에서 3시간 동안 소성시켰다. 이때, 소성 온도는 통상 900∼1200℃의 온도를 적용할 수 있다.

그 후에, 얻은 칩타입 배리스터 소결체의 말단에 내부 전극들에 전기적으로 접속하는 Ag 단자전극을 형성하여 칩타입 배리스터를 완성하였다. 그리고 나서, 이들 배리스터의 전기적 특성들을 측정했다.

도 3은 배리스터 1의 단면도이다. 내부 전극들 3은 세라믹층 2의 내부에 형성되고, 외부 전극들 4는 세라믹층의 표면에 부여된다.

보다 상세하게는, 전압-전류 특성을 측정하여 배리스터 전압(V_1㎃)과 비직선계수(α)를 측정하였고, 주파수 1㎒, 전압 0.1V에서의 정전용량(Cp)과 유전손실(D.F.)을 측정하였다.

그리고, 서지 저항 능력을 측정했다. 구체적으로, 8/20μsec의 사각파 전류를 5분 간격으로 4회 연속 인가하였고, 전류 인가 후의 배리스터 전압이 초기치의 10%에 도달한 시점의 전류치를 서지 저항 능력으로 했다.

표 2는 전기적 특성들 즉, 배리스터 전압(V_1㎃), 비직선 계수(α), 정전용량(Cp) 및 유전손실(D.F.)과, 서지 저항 능력(Ip)의 측정 결과를 나타낸다. 또한 표 1과 표 2의 시료 번호는 서로 대응된다.

시료 번호	V1㎃	α	Cp(㎊)	D.F.(%)	Ip(A/㎠)
*1	6.3	42.1	380.3	4.20	2050
2	6.8	55.3	330.2	1.25	3050
3	6.8	54.2	328.2	1.21	3100
4	6.7	55.2	325.2	1.18	3150
5	6.7	55.4	324.6	1.26	3200
6	6.9	58.6	323.5	1.08	3600
7	6.8	55.3	323.0	1.15	3150
8	7.1	53.2	322.8	1.87	3150
*9	7.2	28.2	300.1	12.56	2500

이상의 결과에서 명백한 것처럼, Zn₂SnO₄분말이 배리스터 원료에 첨가물로서 사용된 경우에는, 우수한 서지 저항 능력을 갖는 배리스터를 제공할 수 있다. 이에 반하여, 시료 번호 1에서와 같이, Zn₂SnO₄가 첨가되지 않는 경우에는, 서지 저항 능력이 3000A/㎠에 도달하지 못한다. 또한, 시료 번호 9에서와 같이, Zn₂SnO₄의 첨가량이 약 20몰%를 초과하는 경우에는, 서지 저항 능력이 3000A/㎠ 미만이 된다. 또, Zn₂SnO₄분말을 첨가하지 않는 경우에는, 서지 저항 능력이 향상될지라도, 비직선 계수가 작아지고 유전손실이 커지기 때문에 적당하지 못하다. 이들 비직선 계수와 유전 손실은 경계 준위(boundary levels)와 에너지 장벽(energy barriers)의 상태를 반영하는 수치이고, 이들 수치의 악화는 배리스터의 성능 저하를 유발한다. 따라서, Zn₂SnO₄분말의 첨가량은 약 0.01∼20몰%가 바람직하고, 더욱 바람직하게는 약 1∼10몰%가 좋다.

이하, 본 발명의 두 번째 구현예를 설명한다.

Zn₂SnO₄의 첨가량을 일정하게, 즉, Zn₂SnO₄의 첨가량을 5.00몰%로 유지하고, 3000A/㎠ 이상의 서지 저항 능력이 얻어지는 조건에서, 산화비스무스(Bi₂O₃), 산화코발트(Co₃O₄) 및 산화망간(Mn₃O₄)의 각 첨가량에 대한 전기적 특성의 변화를 측정하였다.

보다 구체적으로, 첫 번째 구현예에서와 동일한 방법으로, 배리스터 재료를 준비하고; 그린 시트를 형성하였으며; 그리고 내부 전극층들의 형성, 적층, 압착, 절단을 포함하는 칩 가공을 실시했다. 그리고 소성된 칩에 외부 전극들을 설치하여 칩타입 배리스터를 제작하고 그의 전기적 특성을 측정했다.

도 1a∼도 1c는, 각 첨가물, 즉 산화비스무스(Bi₂O₃), 산화코발트(Co₃O₄) 및 산화망간(Mn₃O₄)의 첨가량에 대한 비직선 계수의 변화를 나타낸 것이고, 도 2a∼도2c에는, 각 첨가물, 즉 산화비스무스, 산화코발트 및 산화망간의 첨가량에 대한 유전 손실의 변화를 나타낸 것이다.

도 1a∼도 1c와 도 2a∼도 2c에서 명백한 바와 같이, 각 첨가물 즉, 산화비스무스, 산화코발트 및 산화망간의 첨가량이 본 발명에 따른 범위를 벗어난 경우에는, 비직선 계수의 감소와 유전 손실의 증가가 관찰되었다. 그러므로, 산화비스무스, 산화코발트 및 산화망간 각각의 첨가량은 약 0.10∼2몰%의 범위로 하는 것이 바람직하다.

상술한 구현예들에서는, 배리스터용 세라믹 원료 분말을 소결시키기 전에 Zn₂SnO₄분말을 첨가했지만, 소결전에 첨가하는 것이 필수적인 것은 아니며, 소결후에 첨가하여도 동일한 정도의 향상된 서지 저항 능력을 제공할 수 있다. 또한, 내부 전극층을 형성하기 위해서 Pt의 도전성 금속 페이스트를 사용했지만, 대신에 Ag-Pt의 혼합물을 사용해도 된다. 또, 상술한 구현예들에서 칩타입 적층 배리스터들을 설명했지만, 본 발명은 이들 칩타입 배리스터들에 한정되지 않고, 단판형 배리스터들과 다른 형태의 배리스터들을 사용해도 동일한 효과를 제공할 수 있다.

본 발명에 의해서, 산화아연계 배리스터의 단위 면적당 서지 저항 능력을 향상시킬 수 있고, 그 결과, 소형이면서도 3000A/㎠ 이상의 서지 노이즈를 흡수할 수 있는 배리스터를 제공할 수 있다. 더욱이, 본 발명은 배리스터의 전압/전류 비직선성과 신뢰성을 향상시키는 데 효율적이다. 그러므로, 본 발명은 이러한 배리스터로구성되고 배리스터 기능을 갖는 전자 부품의 소형화와 신뢰성 향상에 기여할 수 있다.

이상에서, 본 발명을 특정 구현예들을 참조하여 설명하였지만, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양한 변화와 변형이 가능하다는 사실은 당업자들에게 명백한 것이다.

Claims (17)

1. 산화아연 및 화학식 Zn₂SnO₄로 표시되는 복합 산화물을 약 0.01∼20몰% 포함하는 세라믹 조성물로서,

   상기 복합 산화물은 산화아연 및 산화 주석을 혼합한 후 상기 혼합물을 가열하여 얻어지는 것을 특징으로 하는 세라믹 조성물.
2. 제 1항에 있어서, 화학식 Zn₂SnO₄로 표시된 상기한 복합 산화물을 약 1∼10몰%의 양으로 함유하는 것을 특징으로 하는 세라믹 조성물.
3. 제 2항에 있어서, 산화비스무스(bismuth oxide), 산화코발트 및 산화망간을 더 함유하는 것을 특징으로 하는 세라믹 조성물.
4. 제 3항에 있어서, 산화비스무스를 약 0.10∼2몰%, 산화코발트를 약 0.10∼2몰% 및 산화망간을 약 0.10∼2몰% 함유하는 것을 특징으로 하는 세라믹 조성물.
5. 제 4항에 있어서, 상기한 세라믹 조성물 내에 삽입되는 내부 전극층과 상기한 세라믹 조성물 표면에 형성되고 상기한 내부 전극층에 전기적으로 접속되는 외부 전극을 구비하여, 배리스터로서 기능하는 것을 특징으로 하는 세라믹 조성물.
6. 제 1항에 있어서, 산화비스무스(bismuth oxide), 산화코발트 및 산화망간을 더 함유하는 것을 특징으로 하는 세라믹 조성물.
7. 제 6항에 있어서, 산화비스무스를 약 0.10∼2몰%, 산화코발트를 약 0.10∼2몰%, 및 산화망간을 약 0.10∼2몰% 함유하는 것을 특징으로 하는 세라믹 조성물.
8. 제 6항에 있어서, 상기한 세라믹 조성물 내에 삽입되는 내부 전극층과 상기한 세라믹 조성물 표면에 형성되고 상기한 내부 전극층에 전기적으로 접속되는 외부 전극을 구비하여, 배리스터로서 기능하는 것을 특징으로 하는 세라믹 조성물.
9. 제 1항에 있어서, 상기한 세라믹 조성물 내에 삽입되는 내부 전극층과 상기한 세라믹 조성물 표면에 형성되고 상기한 내부 전극층에 전기적으로 접속되는 외부 전극을 구비하여, 배리스터로서 기능하는 것을 특징으로 하는 세라믹 조성물.
10. 각각 제 1항에 기재된 조성물을 갖는 적어도 두 개의 중첩된 세라믹층들을 포함하는 적층체와,

    상기한 두 개의 인접한 세라믹층들 사이에 삽입되는 내부 전극; 및

    상기한 적층체의 표면에 형성되고, 상기한 내부 전극에 전기적으로 접속되는 외부 전극을 포함하는 것을 특징으로 하는 배리스터.
11. 제 10항에 있어서, 상기한 조성물이 산화비스무스, 산화코발트 및 산화망간을 더 함유하는 것을 특징으로 하는 배리스터.
12. 제 10항에 있어서, 상기한 조성물이 산화비스무스를 약 0.1∼2몰%, 산화코발트를 약 0.1∼2몰%, 산화망간을 약 0.1∼2몰%, 및 Zn₂SnO₄을 약 0.01∼20몰% 함유하는 것을 특징으로 하는 배리스터.
13. 배리스터 원료의 제조 방법으로서,

    산화아연과 산화주석과의 혼합물을 가열하여 화학식 Zn₂SnO₄로 표시된 복합 산화물를 얻는 단계; 및

    상기한 복합 산화물과 산화아연을 배합하고,상기한 배합물을 가열하는 단계를 포함하는 것을 특징으로 하는 배리스터 원료의 제조 방법.
14. 제 13항에 있어서, 상기한 복합 산화물에서 상기한 산화아연과 상기한 산화주석의 혼합 몰비가 약 2：1임을 특징으로 하는 배리스터 원료의 제조 방법.
15. 제 17항에 있어서, 상기한 혼합물을 약 1000∼1300℃에서 가열하여 상기한 복합 산화물을 얻고, 상기한 배합물은 약 900∼1200℃에서 가열함을 특징으로 하는배리스터 원료의 제조 방법.
16. 제 15항에 있어서, 상기한 혼합물을 약 1100℃에서 가열하고, 상기한 배합물을 약 1000℃에서 가열함을 특징으로 하는 배리스터 원료의 제조 방법.
17. 제 19항에 있어서, Zn₂SnO₄로 표시된 상기한 복합 산화물을 상기한 산화아연 100몰%에 대하여 약 0.01∼20몰%의 양으로 배합함을 특징으로 하는 배리스터 원료의 제조 방법.