KR100290887B1 - 고전압보호회로 - Google Patents

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Abstract

고전압이 내부회로에 인가되는 것을 완벽하게 차단할 수 있도록 한 고전압 보호회로에 관한 것으로, 전위차에 의해 턴온-턴오프되어 동작전압 이상의 전압레벨을 차단하는 제 1고전압 방지부와, 제 1고전압 방지부의 동작에러로 인해 출력되는 동작전압 이상의 전압레벨에 따라 하이 또는 로우신호를 출력하는 고전압 감지부와, 제 1고전압 방지부 및 고전압 감지부의 출력을 입력받고 고전압 감지부의 출력값에 따라 동작전압 이상의 전압레벨이 다음단에 인가되는 것을 차단하는 제 2고전압 방지부를 포함하여 구성되므로 신뢰성을 향상시킬 수 있다.

Description

고전압 보호회로{high voltage protection circuit}
본 발명은 보호회로에 관한 것으로서, 특히 고전압 보호회로에 관한 것이다.
일반적으로 정전기 등에 의하여 동자전압레벨을 초과하는 고전압이 인가되는 경우 고전압을 인가받는 회로의 손상을 초래할 수 있으므로 이를 방지하기 위하여 고전압 보호회로를 연계구성하고 고전압 보호회로를 통하여 신호가 입력되도록 한다.
종래의 기술에 따른 고전압 보호회로는 도 1에 도시된 바와 같이, 외부 입력단자를 연결하기 위한 패드(1)와 내부회로 사이에 연결되어 정전기 등으로 인한 고전압이 내부회로에 인가되는 것을 차단하기 위한 고전압방지 트랜지스터(2)로 구성되는데, 고전압방지 트랜지스터(2)는 패드(1)의 출력신호라인에 소오스가 연결되고 드레인에 Vcc가 인가되며 드레인과 게이트가 연결된 P-MOS트랜지스터(Tr1)와 패드(1)의 출력신호라인에 소오스가 연결되고 드레인이 접지되며 드레인과 게이트가 연결된 N-MOS트랜지스터(Tr2)로 구성된다.
이와 같이 구성된 고전압방지회로의 동작은 다음과 같다.
먼저, 정전기 등으로 인한 (+)극성의 고전압이 패드(1)를 통해 인가되면 고전압방지 트랜지스터(2)의 Vcc와의 전위차에 의해 P-MOS트랜지스터(Tr1)가 '턴온' 되고 드레인을 통해 전압강하되므로 내부회로에는 고전압이 인가되지 않는다.
한편, 정전기 등으로 인한 (-)극성의 고전압이 패드(1)를 통해 인가되면 고전압방지 트랜지스터(2)의 접지와의 전위차에 의해 N-MOS트랜지스터(Tr2)가 '턴온' 되고 드레인을 통해 전압강하되므로 내부회로에는 고전압이 인가되지 않는다.
종래의 기술에 따른 고전압 방지회로는 고전압방지 트랜지스터가 신호지연 등으로 인하여 정확하게 동작하지 못할 경우 내부회로에 손상을 줄 수 있는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 고전압방지 트랜지스터의 동작이상 발생시 이로 인한 고전압이 내부회로에 인가되는 것을 완벽하게 차단할 수 있도록 한 고전압 방지회로를 제공함에 그 목적이있다.
도 1은 종래의 기술에 따른 고전압 보호회로의 구성을 나타낸 레이아웃도
도 2는 본 발명에 따른 고전압 보호회로의 구성을 나타낸 레이아웃도
도면의 주요부분에 대한 부호의 설명
1 : 패드 2 : 고전압방지 트랜지스터
11 : NOR게이트 12 : 인버터
Tr1 : P-MOS트랜지스터 Tr2 : N-MOS트랜지스터
Tr3 : 제2 P-MOS트랜지스터 Tr4 : 제2 N-MOS트랜지스터
본 발명은 전위차에 의해 턴온/턴오프되어 동작전압 이상의 전압레벨을 차단하는 제 1고전압 방지부와, 제 1고전압 방지부의 동작에러로 인해 출력되는 동작전압 이상의 전압레벨에 따라 하이 또는 로우신호를 출력하는 고전압 감지부와, 제 1고전압 방지부 및 고전압 감지부의 출력을 입력받고 고전압 감지부의 출력값에 따라 동작전압 이상의 전압레벨이 다음단에 인가되는 것을 차단하는 제 2고전압 방지부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 고전압 방지회로를 설명하면 다음과 같다.
도 2는 본 발명에 따른 고전압 방지회로의 구성을 나타낸 레이아웃도이다.
본 발명에 따른 고전압 방지회로는 도 2에 도시된 바와 같이, 종래기술의 고전압방지 트랜지스터(2)의 출력단 즉, 소오스에 드레인이 연결되고 게이트에 Vcc가 인가된 제2 P-MOS트랜지스터(Tr3)와, 상기 제2 P-MOS트랜지스터(Tr3)의 소오스에 소오스가 연결되고 드레인이 접지되며 게이트에 Vcc가 인가된 제2 N-MOS트랜지스터(Tr4)와, 제 1입력단(A)에 웰(Well)저항(Rw)을 경유하여 상기 고전압방지 트랜지스터(2)의 출력단이 연결되고 제 2입력단(B)에 상기 제2 N-MOS트랜지스터(Tr4)의 소오스가 연결된 NOR게이트(11)와 상기 NOR 게이트(11)의 출력을 반전시켜 내부회로로 입력시키는 인버터(12)로 구성된다.
이때 제2 P-MOS트랜지스터(Tr3) 및 제2 N-MOS트랜지스터(Tr4)는 고전압인가로 인한 손상을 방지하기 위하여 고전압용 MOS 트랜지스터가 사용된다.
이와 같이 구성된 본 발명에 따른 고전압 방지회로의 동작은 다음과 같다.
먼저, 상기 고전압방지 트랜지스터(2)를 경유하여 출력되는 전압이 Vcc이하일 경우 제2 P-MOS트랜지스터(Tr3)는 '오프' 상태를 유지하고 제2 N-MOS트랜지스터(Tr4)는 '온' 상태이므로 NOR게이트(11)의 제 2입력단(B)에는 '로우' 신호가 입력되고 제 1입력단(A)에는 웰저항(Rw)을 경유하여 고전압방지 트랜지스터(2)의 출력이 입력된다.
따라서 NOR게이트(11)의 동작특성상 하나의 입력이 '로우' 이므로 다른 입력 즉, 제 1입력단(A)을 통해 입력된 신호가 반전되어 출력되고 인버터(12)에 의해 재반전되어 결국, 제 1입력단(A)을 통해 입력된 신호 즉, 패드(1)를 통해 입력된 원신호가 내부회로로 출력된다.
이때 웰저항(Rw)은 일정시간동안 입력신호를 지연시킬 수 있도록 지연시간에 상응하는 저항값을 갖도록 구성되며, NOR게이트(11)의 출력이 제 1입력단(A)을 통해 입력되는 신호에 의해 좌우되므로 웰저항(Rw)에 의해 신호가 일정시간 지연되어도 내부회로의 동작에 영향을 끼치지 않는다.
한편, 정전기 등으로 인한 고전압 즉, Vcc보다 큰 전압이 동작에러 또는 시간지연 등의 이유로 상기 고전압방지 트랜지스터(2)에 의해 전압강하되지 못하고 출력되면 제2 P-MOS트랜지스터(Tr3)는 상기 고전압과 Vcc의 전위차에 의해 턴온되므로 NOR게이트(11)의 제 2입력단(B)에는 '하이' 신호가 입력된다.
그리고 상기 고전압은 웰저항(Rw)을 경유하여 일정시간 지연되어 제2입력단(B)에 비해 늦게 제 1입력단(A)에 인가된다.
따라서 제 2입력단(B)을 통해 먼저, '하이' 신호가 입력되므로 NOR게이트(11)는 그 동작특성상 제 1입력단(A)을 통한 입력신호에 상관없이 '로우' 를 출력하고 이는 인버터(12)에 의해 반전되어 '하이' 신호가 내부회로로 입력된다.
결국, 웰저항(Rw)을 이용하여 고전압이 제 1입력단(A)에 인가되는 것을 지연시키고 제 2입력단(B)을 통해 먼저 '하이' 신호를 인가함으로서 고전압이 내부회로에 영향을 끼치지 못하도록 하므로 내부회로에는 상기 Vcc레벨을 초과하는 고전압이 차단되고 Vcc레벨의 전압이 인가된다.
본 발명에 따른 고전압 방지회로는 지연소자 및 게이트의 연계구성에 의해 고전압이 내부회로에 인가되는 것을 완벽하게 방지하므로 내부회로의 손상을 방지하여 전체기기의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 전위차에 의해 턴온/턴오프되어 동작전압 이상의 전압레벨을 차단하는 고전압 방지부;
    상기 고전압 방지부의 출력신호를 일정시간 지연시키어 출력하는 지연부;
    상기 고전압 방지부의 동작 에러로 인해 출력되는 동작전압 이상의 전압레벨에 따라 하이 또는 로우신호를 출력하는 고전압 감지부;
    상기 지연부의 출력신호와 고전압 감지부의 출력신호를 입력으로 받아 논리 연산하여 출력하는 NOR 게이트;
    상기 NOR 게이트의 출력신호를 반전시키어 내부회로에 출력하는 인버터를 포함하여 구성됨을 특징으로 하는 고전압 방지회로.
  2. 제 1 항에 있어서, 상기 고전압 감지부는 상기 고전압 방지부의 출력단에 드레인이 연결되고 게이트에 Vcc가 인가되는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터와 소오스에 소오스가 연결되고 드레인이 접지되며 게이트에 Vcc가 인가되는 NMOS 트랜지스터로 구성됨을 특징으로 하는 고전압 보호회로.
  3. 제 1 항에 있어서, 상기 지연부는 지연시간에 상응하는 저항값을 갖는 저항으로 구성됨을 특징으로 하는 고전압 보호회로.
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* Cited by examiner, † Cited by third party
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JPS62172752A (ja) * 1986-01-27 1987-07-29 Toshiba Corp 半導体集積回路

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