KR100214511B1 - 프로세서의 정전 방전 보호 회로 - Google Patents
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Abstract
본 발명은 프로세서의 정전 방전 보호 회로에 관한 것으로 특히, 동작 모드에 따라 피모스 프로텍션(protection)다이오드의 소스에 노말전압(5V)과 고전압(12.75V)을 스위칭하도록 하여 플러스 고전압 정전 방전에 대한 방지가 가능하도록 창안한 것이다. 이러한 본 발명은 칩 내부로 전압을 입력시키는 전압 입력부(230)와, 리셋 신호(RST)와 인에이블 신호(
Description
제1도는 종래 기술의 일실시예를 보인 회로도.
제2도는 종래 기술의 다른 실시예를 보인 회로도.
제3도는 본 발명의 실시예를 보인 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 모드 검출부 211, 213, 221 : 인버터
212 : 낸드 게이트 220 : 소스 선택부
230 : 전압 입력부 P1∼P5 : 피모스 트랜지스터
N1∼N3 : 엔모스 트랜지스터
본 발명은 고전압 입력 패드의 정전 방전 방지에 관한 것으로 특히, 동작 모드에 따라 피모스 다이오드의 소스를 스위칭하도록 하여 고전압 정전 방전에 대한 방지가 가능하도록 한 프로세서의 정전 방전 보호 회로에 관한 것이다.
제1도는 종래 기술의 일실예에 대한 회로도로서 이에 도시된 바와 같이, 패드 단자()를저항(R1)(R2)을 순차 통해 내부 회로에 접속하고 상기 저항(R1)(R2)의 접속점을 게이트와 소스가 접지된 엔모스 트랜지스터(NM1)의 드레인에 공통 접속하여 구성하게 된다.
이와같은 종래 기술의 일실시예에 대한 동작 과정을 설명하면 다음과 같다.
이러한 종래 기술에 대한 일실시예는 이이피롬(EEPROM) 내장 마이크로 콘트롤러인 87C25의 고전압 입력 패드에 대한 정전 방전 보호 회로로서, 입력 단자()에 고전압을 인가하면 저항(R1)(R2)을 통해 내부로 인가되어 인피롬 셀에 데이터를 라이트하게 된다.
상기 저항(R1)(R2)의 접속점에 연결된 엔모스 트랜지스터(NM1)는 내부로 과전압의 입력을 방지한다.
또한, 제2도는 종래 기술의 다른 실시예에 대한 회로도로서 이에 도시된 바와 같이, 제1도와 동일한 회로에 있어서, 저항(R1)(R2)의 접속점을 게이트와 소스가 전압(Vcc)에 접속된 피모스 트랜지스터(PM1)의 드레인에 공통 접속하여 구성하게 된다.
이와같은 종래 기술의 다른 실시예에 대한 동작 과정을 설명하면 다음과 같다.
이러한 종래 기술의 다른 실시예는 노말 전압입력 패드의 정전 방지 회로로서, 노말 전압이 입력 단자에 인가되면 저항(R1)(R2)을 통해 내부 회로에 입력되어 프로세서가 동작하게 된다.
상기 저항(R1)(R2)에 연결된 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)는 내부로 과전압의 인가를 방지한다.
만일, 이피롬 셀의 라이트를 위해 패드에 인가되는 전압이 피모스트랜지스터(PM1)의 소스 전압(5V)보다 높은 전압(12.75V)이 인가되면 상기 피모스 트랜지스터(PM1)는 순방향 바이어스가 되어 패드에 인가된 전압(12.75V)는 내부로 입력되지 못한다.
그러나, 이러한 종래 기술들은 플러스 고전압의 정전 방전 보호에 대하여 취약한 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 동작 모드에 따라 피모스 프로텍션(protection)다이오드의 소스에 노말 전압과 고전압을 스위칭하도록 하여 플러스 고전압 정전 방전에 대한 방지가 가능하도록 창안한 프로세서의 정전 방전 보호 회로를 제공함에 목적이 있다.
제3도는 본 발명의 실시예를 보인 정전 방전 보호 회로도로서 이에 도시한 바와같이, 칩 내부로 전압을 입력시키는 전압 입력부(230)과, 리셋신호(RST)와 인에이블 신호()에 따라 동작 모드를 검출하는 모드 검출부(210)와, 이 모드 검출부(210)의 출력 신호에 따라 상기 전압 입력부(230)의 전압 경로를 결정하는 소스 선택부(220)로 구성한다.
상기 모드 검출부(210)는 인에이블 신호()를 반전하는 인버터(211)와, 이 인버터(211)의 출력 신호와 리셋 신호(RST)를 낸딩하는 낸드 게이트(212)와, 이 낸드 게이트(212)의 출력 신호를 반전하여 소스 선택부(220)에 출력하는 인버터(213)로 구성한다.
상기 소스 선택부(220)는 모드 검출부(210)의 출력 신호를 소스가 접지된 엔모스 트랜지스터(N1)의 게이트에 접속함과 동시에 인버터(221)를 통해 소스가 접지된 엔모스 트랜지스터(N2)의 게이트에 접속하고, 상기 엔모스 트랜지스터(N1)의 드레인을 단자()에 소스가 접속된 피모드 트랜지스터(P1)의 게이트와 소스가 저항(R13)을 통해 전압(Vcc)에 접속된 피모스 트랜지스터(P4)의 게이트 및 소스가 저항(R12)을 통해 상기 피모스 트랜지스터(P1)의 소스에 접속된 피모스 트랜지스터(P3)의 드레인에 공통 접속하며, 상기 피모스 트랜지스터(P3)(P4)의 소스간에 저항(R11)을 접속하고, 상기 엔모스 트랜지스터(N2)의 드레인을 상기 피모스 트랜지스터(P3)의 게이트, 피모스 트랜지스터(P4)의 드레인 및 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(P2)의 게이트에 공통 접속하며, 상기 피모스 트랜지스터(P1)의 드레인을 상기 피모스 트랜지스터(P2)의 드레인에 접속하여 그 접속점을 전압 입력부(230)의 피모스 트랜지스터(P5)의 소스 및 게이트에 접속하여 구성한다.
상기 전압 입력부(230)는 게이트와 소스가 소스 선택부(220)에 접속된 피모스 트랜지스터(P5)의 드레인을 단자() 및 게이트와 소스가 접지된 엔모스 트랜지스터(N3)의 드레인에 공통 접속하여 그 접속점이 상기 소스 선택부(220)와 내부 회로에 접속되도록 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
본 발명에 적용된 프로세서는87C52 마이크로 콘트롤러로서 프로세서 모드와 이피롬 모드가 있으며, 리셋 단자(RST)와 인에이블 단자()의 레벨에 따라 구분된다.
먼저, 이피롬 모드인 경우 리셋 신호(RST)는하이, 인에이블 신호()는 로우가 되어 모드 검출부(210)는 인버터(211)가 상기 인에이블 신호()를 반전함에 의해 낸드 게이트(212)의 출력 신호가 로우가 되고 이 로우 신호는 인버터(213)에서 하이로 반전되어 소스 선택부(220)에 출력된다.
이때, 소스 선택부(220)는 엔모스 트랜지스터(N1)가 턴온되고 엔모스 트랜지스터(N2)는 턴오프되므로 피모스 트랜지스터(P1)(P4)가 턴온되어 피모스 트랜지스터(P5)의 소스 전압이 전압 입력단(230)의 단자 전압과 거의 동일한 전압이 된다.
이에따라, 정전 방전 보호는 불가능하지만 라이트시 내부 회로에 전압(Vpp)이 인가되는데는 문제가 없게 된다.
반대로, 실제로 세트에 실장하여 사용하는 프로세서 모드인 경우 리셋 신호(RST)는 로우, 인에이블 신호()는 하이가 되어 모드 검출부(210)는 인버터(211)가 상기 인에이블 신호()를 로우로 반전함에 의해 낸드 게이트(212)의 출력 신호가 하이가 되고 이 하이 신호는 인버터(213)에서 로우로 반전되어 소스 선택부(220)에 출력되어 진다.
이때, 소스 선택부(220)는 엔모스 트랜지스터(N1)가 턴오프되어 피모스 트랜지스터(P1)(P4)는 턴오프되, 인버터(221)가 모드 검출부(210)의 로우 신호를 하이로 반전하므로 엔모스 트랜지스터(N2)가 턴온되어 피모스 트랜지스터(P2)(P3)는 턴온된다.
이에따라, 피모스 트랜지스터(P5)의 소스 전압은 피모스 트랜지스터(P1)의 턴온에 의한 전압(Vcc)이 되어 플러스 고전압 정전 방전 보호에 대해 전압 단자(Vcc)로 흐를 수 있는 경로를 제공하게 된다.
상기에서 전압 선택부(230)의 입력 단자()에 인가되는 전압은 프로세서 모드인 경우 0V 또는 5V이고, 이피롬 모드인 경우에는 12.75V이다.
상기에서 상세히 설명한 바와 같이 본 발명은 고전압 입력으로 사용되는 경우에는 전압 강하없이 내부 회로에 고전압(12.75V)이 입력되어 라이트 동작을 수행하고, 일반적인 마이크로 프로세서로 사용되는 경우에는 노말 전압(5V) 이상의 고전압이 입력되면 피모스 프로택션 다이오드가 액티브되어 정전 방전 보호 동작을 수행하도록 하는 효과가 있다.
Claims (3)
- 칩 내부로 전압을 입력시키는 전압 입력부(230)와, 리셋 신호(RST)와 인에이블 신호()에 따라 동작 모드를 검출하는 모드 검출부(210)와, 이 모드 검출부(210)의 출력 신호에 따라 상기 전압 입력부(230)로 입력되는 전압의 경로를 결정하는 소스 선택부(230)로 구성함을 특징으로 하는 프로세서의 정전 방전 보호 회로.
- 제1항에 있어서, 모드 검출부(210)는 인에이블 신호()를 반전하는 인버터(211)와, 이 인버터(211)의 출력 신호와 리셋 신호(RST)를 낸딩하는 낸드 게이트(212)와, 이 낸드 게이트(212)의 출력 신호를 반전하여 소스 선택부(220)에 출력하는 인버터(213)로 구성함을 특징으로 하는 프로세서의 정전 방전 보호 회로.
- 제1항에 있어서, 소스 선택부(220)는 모드 검출부(210)의 출력 신호를 소스가 접지된 엔모스 트랜지스터(N1)의 게이트에 접속함과 동시에 인버터(221)를 통해 소스가 접지된 엔모스 트랜지스터(N2)의 게이트에 접속하고, 상기 엔모스 트랜지스터(N1)의 드레인을 단자()에 소스가 접속된 피모스 트랜지스터(P1)의 게이트와 소스가 저항(R13)을 통해 전압(Vcc)에 접속된 피모스 트랜지스터(P4)의 게이트 및 소스가 저항(R12)을 통해 상기 단자 ()에 접속된 피모스 트랜지스터(P3)의 드레인에 공통 접속하며, 상기 피모스 트랜지스터(P3)(P4)의 소스간에 저항(R11)을 접속하고, 상기 엔모스 트랜지스터(N2)의 드레인을 상기 피모스 트랜지스터(P3)의 게이트, 피모스 트랜지스터(P4)의 드레인 및 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(P2)의 게이트에 공통 접속하며, 상기 피모스 트랜지스터(P1)의 드레인을 상기 피모스 트랜지스터(P2)의 드레인에 접속하여 그 접속점을 전압 입력부(230)의 피모스 트랜지스터(P5)의 소스 및 게이트에 접속하여 구성함을 특징으로 하는 프로세서의 정전 방전 보호 회로.
Priority Applications (1)
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| KR1019960046437A KR100214511B1 (ko) | 1996-10-17 | 1996-10-17 | 프로세서의 정전 방전 보호 회로 |
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| KR1019960046437A KR100214511B1 (ko) | 1996-10-17 | 1996-10-17 | 프로세서의 정전 방전 보호 회로 |
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| KR19980027606A KR19980027606A (ko) | 1998-07-15 |
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Family Applications (1)
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| KR1019960046437A KR100214511B1 (ko) | 1996-10-17 | 1996-10-17 | 프로세서의 정전 방전 보호 회로 |
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| KR19980027606A (ko) | 1998-07-15 |
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