KR100290613B1 - 내장된 자체 테스트 기능을 이용한 지터 허용한계 측정 장치와 방법 - Google Patents

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Abstract

반도체 장치에서의 수신기의 지터 허용한계(jitter tolerance)를 테스트하기 위한 반도체 장치에서의 회로가 제공된다. 회로는 위상 동기 루프 회로에서의 입력단에 연결된 출력단을 가진다. 지터 인젝션 회로(jitter injection circuit)는 입력 신호 인가에 응답하여 출력 신호를 발생시킨다. 위상 동기 루프 회로는 클럭 신호를 발생하는 출력단을 가지며, 클럭 신호는 지터 인젝션 회로로부터의 출력 신호에 의해 변경될 수 있다. 위상 동기 루프 회로로부터의 클럭 신호는 송신기에서 데이터 전송을 제어한다. 지터 인젝션 회로에 의해 야기된 클럭 신호의 변경은 송신기가 데이터를 전송하는 방식을 변경시킨다.

Description

내장된 자체 테스트 기능을 이용한 지터 허용한계 측정 장치와 방법
본 발명은 통신 시스템에 관한 것으로, 특히 통신 시스템에서 지터를 측정하기 위한 장치 및 방법에 관한 것이다. 또한, 본 발명은 반도체 장치 내에 위치한 회로를 이용함으로써 지터에 대한 반도체 장치에서의 수신기의 민감도를 측정하기 위한 장치 및 방법에 관한 것이다.
음성 메일, 주문형 비디오, 및 국가(country)를 가로지르는 원격 텍스트와 비디오 라이브러리로부터의 정보의 음성 활성 액세스와 같은 서비스가 다양한 광대역 기술(broadband technologies)을 통해 이용가능해지고 있다. 이들 서비스는 광대역 통신을 구성하는 동기식 광 망(Synchronous Optical Network)(SONET), 비동기 전달 모드(Asynchronous Transfer Mode)(ATM) 및 지능망(Intelligent Network)(IN)과 같은 구성요소를 통해 이용 가능하다. 다른 서비스는 화이버 채널(Fiber Channel), 직렬 기억 아키텍처(Serial Storage Architecture)(SSA) 및 P1394와 같은 컴퓨터 직렬 I/O 데이타 채널을 포함한다. 이들 서비스는 다양한 원격통신 소스(telecommunication sources)로부터의 트래픽을 운반하도록 설계된 상호연결형 설비 시스템을 포함하는 통신망을 통해 제공된다. “망(network)”은 노드(nodes) 및 링크(links)를 포함한다. 노드는 통상적으로 교환국(switching offices), 접합쌍(junction pairs) 또는 이들 모두이다. 또한, “링크”는 케이블(cable), 종단장비(terminating equipment) 등을 나타낸다. “트래픽”은 노드 및 링크를 통해 흐르는 망 내의 정보이다. 디지털 데이타 비디오 또는 음성 데이타와 같은 대량의 정보 데이타 전송을 수반하는 더 정교한 서비스의 도입과 함께, 통신망은 일정한 수준의 성능을 제공하여야 한다. 광대역 통신에 관한 더 많은 정보가 “Kumar, Broad Band Communications: A Professional's Guide to ATM, Frame Relay, SMDS, SONET, and BISDN, McGraw-Hill, Inc. (1995)”에서 발견될 수 있다.
직렬 데이타 링크 및 통신망의 속도가 증가함에 따라, 지터는 더 중요한 이슈(issue)가 되고 있다. “지터”는 직렬 데이타 통신에서의 신호 왜곡의 한 형태를 언급하는 용어이다. 특히, 지터는 시간 편차로서 측정되는 부차적인 위상 변조로서 설명될 수 있다. 통상적인 비트 에러율(BER)은 10-12까지 허용될 수 있다. 낮은 지터 출력을 갖는 송신기 및 민가한 수신기가 통신망에서 BER의 허용 레벨을 달성하도록 직렬 데이터 링크에서 요구된다. 지터 허용한계는 테스터 및 실험 특성 시간을 필요로 하는 특별히 설계된 테스트 장비를 요구한다. 송수신 시스템의 반도체 장치를 테스트하도록, 고가의 테스트 장비 및 증가된 테스트 시간이 이들 장치를 테스트하는데 요구된다. 그러므로, 송수신 시스템의 반도체 장치를 테스트하는데 필요한 비용 및 시간을 감소시키기 위한 방법 및 장치를 가지는 것이 유리할 것이다.
본 발명은 지터에 대한 반도체 장치에서의 수신기의 허용한계를 테스트하기 위한 반도체 장치 내의 회로를 제공하는데 그 목적이 있다. 본 발명은 위상 동기 루프 회로에서 입력단에 연결된 출력단을 가지는 지터 인젝션 회로를 포함한다. 지터 인젝션 회로는 입력단에서의 입력신호 인가에 응답하여 출력단에서 출력신호를 발생시킨다. 위상 동기 루프 회로는 클럭 신호를 발생시키는 출력단을 가지며, 클럭 신호는 지터 인젝션 회로로부터의 출력신호에 의해 변경될 수 있다. 위상 동기 루프 회로로부터의 클럭 신호는 송신기에서 데이타 전송을 제어한다. 지터 인젝션 회로에 의해 야기되는 클럭 신호의 변경은 송신기가 데이타를 전송하는 방식을 변경시킨다. 특히, 송신기가 데이타를 전송하는 위상 및/또는 주파수가 변경된다.
송신기는 전송매체를 이용함으로써 수신기에 연결된다. 전송된 데이타는 지터 인젝션 회로에 의해 야기된 데이타 전송의 변경에 응답하여 에러가 발생하였는지를 판단하도록 수신된 데이타와 비교된다.
본 발명의 추가의 목적, 특징 및 장점 뿐만 아니라 전술한 바는 하기의 상세한 설명으로부터 명백해질 것이다.
제1도는 본 발명에 따른 위상 동기 루프 회로 및 지터 인젝션 회로의 블록도.
제2도는 정현파 지터 변조(sinusoidal jitter modulation)의 예시도.
제3도는 정현파 지터 변조에 의해 야기되는 정현파 지터의 개념의 설명도.
제4도는 본 발명에 따른 칩 레벨 핀아웃(chip level pinout)을 도시한 블록도.
제5도는 본 발명에 따른 송신기, 수신기, 지터 인젝션 및 다른 관련 회로의 블록도.
제6도는 본 발명에 따른 제1도의 프로그래머블 카운터 회로의 블록도.
제7도는 본 발명에 따른 제1도의 전하 펌프 회로의 개략도.
제8도는 본 발명에 따른 제1도의 전압-전류 변환 회로의 개략도.
제9(a)도 내지 제9(c)도는 본 발명에 따른 지터에 응답하는 송신기의 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : PLL 13 : 지터 인젝션 회로
15 : 위상 검출 및 전하 펌프 회로 17 : 루프 필터
25 : 전하 펌프 회로 27 : 전압-전류 변환 회로
본 발명의 특성으로 인정되는 새로운 특징은 첨부된 청구항에서 설명될 것이다. 하지만, 바람직한 이용 모드, 그 목적 및 장점 뿐만 아니라 본 발명 자체는 첨부된 도면과 관련하여 판독될 경우에 실시예의 하기의 설명을 참조함으로써 가장 잘 이해될 것이다.
도면, 특히 제1도를 참조하면, 본 발명에 따른 위상 동기 루프(phase-locked loop circuit)(PLL) 회로(11) 및 지터 인젝션 회로(13)의 블록도가 도시되어 있다. PLL(11)은 위상 검출 및 전하 펌프 회로(15), 루프 필터(17), 전압 제어 발진기(19) 및 N 분주 회로(divide by N circuit)(21)를 포함한다. PLL(11)의 동작은 본 발명이 속한 기술분야에서 공지되어 있고, 그 기능에 관한 더 많은 정보는 “Best, Phase-Locked Loop: Theory, Design, and Applications, McGraw-Hill, Inc., (2nd ed. 1993)”에서 발견될 수 있다. 지터 인젝션 회로(13)가 프로그래머블 카운터 회로(23), 전하 펌프 회로(25) 및 전압-전류 변환 회로(27)를 포함한다.
전하 펌프 회로(25)의 출력단은 PLL(11)에서 전압 제어 발진기(19)의 출력단으로 통하는 노드(29)에 연결된다. 루프 필터(17)는 노드(29)에 연결된 출력단을 가진다. 루프 필터(17)는 이상적으로 전압 제어 발진기(19)에 DC 전압을 입력하고, 전압 제어 발진기(19)는 주파수 및/또는 위상을 시프트시킴으로써 전압 레벨의 변화에 응답한다. 전하 펌프 회로(25)에 의해 야기된 노드(29)에서의 전압변화는 출력 위상 및/또는 주파수에 영향을 줄 것이다. 지터 인젝션 회로(13)가 전하 펌프 회로(25)를 이용함으로써 전류를 노드(29)로 인젝션하여 전압 제어 발진기(19)를 변조시키고, PLL(11)의 출력단에서 지터를 생성하게 한다.
하기의 분석은 최적의 지터 인젝션 지점이 제1도에서 선택되었음을 나타내고, 또한 루프 다이나믹스(loop dynamics)는 지터 인젝션 회로가 넓은 스펙트럼의 주파수를 가로지르는 지터를 유도함을 증명한다.
바람직한 지터 인젝션 입력이 고려되어야만 한다. 선택을 위한 몇몇 옵션이 존재한다. 명백한 두 옵션은 루프 필터의 입력단과 VCO의 입력단이다. VCO의 입력단은 바람직한 인젝션 지점으로 나타날 수 있다.
제1도를 참조하면, 중첩이 라플라스 노테이션(Laplace notation)을 이용하고 선형 시스템을 가정함으로써 PLL(11)에 적용될 수 있다. 여기서, θi는 기준 입력, θj는 지터 인젝션 신호, θo는 출력 위상이다. 중첩을 적용하면, θi는 무시될 수 있고, 세 개의 수학식은 하기와 같다.
[수학식 1]
[수학식 2]
[수학식 3]
(수학식 2) 및 (수학식 3)은 (수학식 1)에 대입되어 하기에서와 같은 출력 위상과 입력 지터 사이의 폐루프 관계를 나타난다.
[수학식 4]
이러한 수학식은 광대역 저역통과필터/증폭기로서 특성화될 수 있는 폐루프 다이나믹스를 설명한다. 본 발명은 PLL 크로스오버 주파수(crossover frequency)를 초과하는 가장 광범위한 응답을 산출한다. 제2도는 정현파 지터 변조를 설명하는 위상 진행 그래프를 도시한다. 이러한 도면에서, 수평축은 시간을 나타내고, 수직축은 위상을 나타낸다. 이상적으로, 완전한 클럭 신호는 주파수와 동일한 양의 기울기를 갖는 안정한 클럭 라인(6) 즉, 직선(straight line)으로서 지터를 전혀 갖지 않는다. 지터링된 클럭 라인(4)은 도시된 바와 같이 안정한 클럭 라인(6)으로부터 벗어난다. 제2도에 도시된 비이상적인 경우에는 정현파 지터 변조의 일례를 나타낸다.
정현파 지터 변조는 이산 주파수 정현파(discrete frequency sinusoid)를 PLL에 인젝션하는 것으로 이루어진다. 제3도는 정현파 지터 변조에 의해 야기되는 정현파 지터의 개념을 나타낸다. 위상은 안정한 기준 근처에서 주기적으로 시프트한다. 지터 인젝션 회로는 변조 핀(제4도에 도시됨)을 표명하고 정현파로 지터 제어 핀(제4도에 도시됨)을 자극하여 정현파 지터 변조를 생성하는데 이용될 수 있다. 정현파의 진폭은 전압-전류 변환기를 변조시키고 트랜지스터(T2)에 전류를 미러시킴으로써 제7도의 트랜지스터(T4)를 통해 노드(29)에서의 전류량을 변화시킨다. 트랜지스터(T3, T6 및 T7)는 이러한 모드에서 오프(off)된다.
정현파 지터 변조는 입력 지터의 주파수를 점증적으로 스위핑(sweeping)함으로써 수신기의 루프 다이나믹스를 측정하는데 도움이 된다.
위상 스텝 변조(phase step modulation)는 루프가 다른 펄스를 인젝션하기 전에 정상상태로 될 만큼 충분히 큰 N 비트마다 노드(29)(제1도에 도시됨)에 하나의 전하 펄스를 주기적으로 인젝션하는 것으로 이루어진다. 이것은 클럭이 갑작스럽게 시프트 및 복원되도록 한다. 이러한 형태의 변조는 수신기의 위상 스텝 지터 허용 한계를 측정하는데 이용되는 위상 스텝 지터를 야기한다. 다른 방법은, 하나의 전하 펄스를 인젝션하여 루프가 응답할 수 있기 전에 동일한 전하량을 제거하는 것으로 이루어진다. 지터 인젝션 회로는 프로그래머블 카운터 회로의 적절한 프로그래밍으로 이러한 형태의 지터를 얻을 수 있다. 정현파 지터(sinusoidal jitter) 및 위상 스텝 지터(phase step jitter)는 송신기가 데이타를 전송하는 위상 및/또는 주파수 변경을 수반한다.
지터 인젝션 회로(13)로 돌아가면, 전압-전류 변환 회로(27)는 지터 제어 신호에 의해 제어되고, 이것은 전압 제어 발진기(19)의 입력단으로 통하는 노드(29)로 인젝션되는 전류 레벨을 설정한다. 프로그래머블 카운터 회로(23)는 전하 펌프 회로(25)가 전류를 노드(29) 내부로 또는 노드(29) 외부로 반복적으로 인젝션하도록 허용한다. 예를 들어, 전하 펌프 회로(25)가 (1) 5개의 연속적인 클럭 사이클 동안 전류를 전압 제어 발진기(19)로 펌프하고, (2) 10개의 클럭 사이클 동안 전류를 노드(29)로 펌프하지 않으며, (3) 5개의 연속적인 클럭 사이클 통안 전압 제어 발진기(19)로부터 전류를 드로잉한다. 본질적으로, 전하 펌프 회로(25)는 전자적으로 제어되는 스위치를 갖는 가변 전류 소스 및 싱크이다.
제4도를 참조하면, 본 발명에 따른 칩 레벨 핀아웃의 블록도가 도시되어 있다. 칩(31)은 병렬 입력 및 출력 데이타 신호(33), 직렬 입력 및 출력 데이타 신호(35), 클럭 신호(37), 제어 신호(39) 및 PLL 신호(41)와 같은 다양한 신호를 위한 다수의 핀을 포함한다. 또한, 칩(31)은 전원 및 접지 신호(43)를 수신하기 위한 전원 및 접지 핀을 포함한다. 이러한 특정 핀아웃은 통상적인 핀아웃의 일례이고, 특정 구현에 따라 변화될 수 있다. 지터 제어 핀은 본 발명에 따라 칩(31) 내에 위치한 수신기에서의 지터를 테스트하기 위한 지터 제어 신호(45)를 수신하는데 이용되는 핀이다.
제5도를 참조하면, 본 발명에 따른 송신기, 수신기, 지터 인젝션 및 다른 관련 회로의 블록도가 도시되어 있다. 제3도와 관련하여 도시된 바와 같이, 칩(31)은 송신기(47) 및 수신기(49)를 포함한다. 송신기(47)는 다중화기(48), BIST(Built In Self Test) 발생 회로(50), 병-직렬 변환기(51) 및 역다중화기(53)를 포함하는 반면, 수신기(49)는 다중화기(55), 직-병렬 변환기(57), 워드 얼라인먼트 회로(word alignment circuit)(59) 및 BIST 신호 검출 회로(60)를 포함한다. 또한, 칩(31)은 칩(31)에서의 반도체 장치에서 제1도에 도시된 지터 인젝션 회로(13) 및 PLL(11)을 포함한다. 송신기(47)에서의 역다중화기(53)는 직렬 구동기(61)에 연결된 출력단을 가지고, 이것은 칩(31)에 직렬 데이타 출력, TX_DATA[+/-]를 차례로 제공한다. 수신기(49)는 직-병렬 변환기(57) 및 워드 얼라인먼트 회로(59)를 구동시키는데 이용되는 클럭 복원 PLL(65)을 가진다. 수신기(49)에서의 다중화기(55)는 직렬 수신기(67)에 의해 수신되는 직렬 데이타를 위한 입력단을 포함한다. 또한, 다중화기(55)는 역다중화기(53)로부터의 입력을 포함한다. 지터 인젝션 회로(13) 및 지터 인젝션 회로(13)의 PLL(11), 제어 입력 및 병렬 데이타 입력과의 연결을 제외하면, 나머지 블록은 본 발명이 속한 기술분야에서 공지된 송신기 및 수신기를 위한 통상적인 것이다. 또한, 도시되지 않은 다른 회로는 본 발명에 따른 칩(31) 내에서 발견될 수 있다.
제5도를 참조하면, PLL(11)에 의해 발생되고 병-직렬 변환기(51)로 전송되는 클럭 신호는 지터 인젝션 회로(13)에 의해 변경 또는 제어된다. 변경 또는 지터링된 클럭 신호가 송신기(47)로 전송되어 직렬 구동기(61)를 통해 전송되는 직렬화된 데이타에서 지터를 야기한다. 지터는 직렬화된 데이타의 위상 및/또는 주파수 전송을 변경시킨다. 핀 TX_DATA[+/-]에서의 지터링된 출력은 핀 RX_DATA[+/-]로 다시 통하는 케이블과 같은 전송매체를 통해 직렬 수신기(67)로 전송되어 핀 RD[9:0]에서 다시 전송되는 데이타를 갖는 수신기(49)에서 데이타의 직렬-병렬 변환을 초래한다. 핀 TX_DATA[+/-]에서의 송신기(47)의 출력은 지터가 정상적으로 측정되는 지점이다. 이러한 지점에서, 지터는 지터 인젝션 회로(13)에 의해 생성된 지터량을 조정하도록 실험적으로 측정될 수 있다. 또한, 이러한 지점에서, 지터링된 출력 신호는 동축케이블과 같은 전송매체를 통해 핀 TX_DATA[+/-]로부터 핀 RX_DATA[+/-]을 경유하여 수신기(49)로 전송된다.
어느 한 경우에서, 지터 인젝션 회로(13)에 의해 발생된 지터는 수신기(49)에 의해 수신된다. 핀 RD[9:0]에서의 병렬 출력 데이타는 에러를 검출하도록 핀 XD[9:0]에서 전송된 병렬 입력 데이타와 비교된다. 이러한 비교 기능은 칩(31) 상에서 또는 칩(31) 외부에서 이루어질 수 있다. 이러한 형태의 비교는 통상의 지식을 가진 자에게 공지된 많은 방식으로 구현될 수 있다. 예를 들어, 일련의 비교 회로는 칩(31) 내부 또는 외부에서 병렬 데이타를 비교하는데 이용될 수 있다. 지터 인젝션 회로(13)에 의해 생성된 지터량을 조정함으로써, 지터 허용한계 수신기(49)는 에러가 핀 RD[9:0]로부터 전송된 병렬 데이타에서 검출될 때까지 지터를 증가시키거나 또는 내부 비교 회로를 이용함으로써 판단될 수 있다.
어떤 경우에서, 내부 루프백은 송신기 구동기가 내부적으로 바이패스되는 경우에 존재한다. 도시된 일례에서, BIST 발생 회로(50)는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 공지된 회로이고 직렬화되는 병렬 데이타를 발생시키는데 이용된다. 이러한 데이터는 다중화기(48)로부터 라우팅되고, BIST 신호가 BIST 발생 회로(50) 및 다중화기(48)에 인가될 때 병-직렬 변환기(51)에 의해 직렬화된다. LOOPBACK 신호는 역다중화기(53)가 데이타를 다중화기(55)로 전송하도록 한다. 이러한 데이타는 직-병렬 변환기(57)에 의해 병렬화되어 병렬 형태로 배치된다.
이후, 데이타는 워드 얼라인먼트 회로(57)로부터 BIST 신호 검출 회로(60)로 전송된다. 이러한 회로는 또한 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 공지되어 있고, 전송에서 에러가 발생하였는지를 검출하는데 이용된다. BIST 신호 검출 회로(60)는 신호 SIG_DET_OUT를 발생시킨다. 이러한 신호의 부재는 에러가 발생하였음을 지시한다. 본 발명에 따른 테스트는 BIST 발생 회로(50) 및 BIST 신호 검출 회로(60)를 이용하여 계속적으로 또는 선택된 횟수만큼 발생할 수 있다. 통상적으로, 이들 회로가 인에이블되었을 경우에, 데이타는 정상적인 입력으로부터 취해지는 것이 아니라 테스트 회로 목적의 회로 내에서 내부적으로 라우팅된다.
제6도를 참조하면, 본 발명에 따른 제1도의 프로그래머블 카운터 회로(23)의 블록도가 도시되어 있다. 프로그래머블 카운터 회로(23)는 복원 카운터 래치(69), 지터 카운터 래치(71), 복원 카운터(73) 및 지터 카운터(75)를 포함한다. 또한, 프로그래머블 카운터(23)는 D플립플롭(77, 79 및 81) 및 AND 게이트(83)를 포함한다. 병렬 데이타는 복원 카운터 래치(69) 및 지터 카운터 래치(71)로 전송된다. 이들 래치가 복원 카운터 쓰기 신호 및 지터 카운터 쓰기 신호에 의해 제어된다. 병렬 데이타는 복원 카운터(73) 및 지터 카운터(75) 내에 래치된다. 이들 카운터는 리셋 신호에 의해 리셋된다. 복원 카운터(73)로부터의 출력은 D플립플롭(77)으로 전송되고, D플립플롭(77)은 D플립플롭(79 및 81)에 연결된 출력단을 가진다. 복원 회로(73)는 지터 카운터(75)의 TIME OUT 출력단에 연결되어 있는입력단을 가진다. 지터 카운터(75)의 TIME OUT 출력단은 복원 카운터(73)의 TIME OUT 출력단에 연결된입력단을 가진다. 지터 카운터(75)의 TIME OUT 출력단은 또한 AND 게이트(83)에 연결되고, AND 게이트(83)는 또한 리셋신호에 연결된다. D플립플롭(79 및 81)은 AND 게이트(83)에 의해 제어되는 반면, D플립플롭(77)은 리셋신호에 의해 제어된다. 래치(79 및 81)는 제1도의 전하 펌프 회로(25)를 제어하는데 이용되는 UP, UPB, DOWN 및 DOWNB 신호를 발생시킨다.
이들 신호는 AND 게이트(70), NAND 게이트(72), NOR 게이트(74 내지 78), OR 게이트(80) 및 인버터(82)를 이용함으로써 인에이블 및 디스에이블된다. AND 게이트(70) 및 NAND 게이트(72)의 입력단은 인버터(78) 및 OR 게이트(80)에 의해 인버팅되는 디스에이블 또는 변조 신호에 연결된다. NOR 게이트(74 및 76)는 OR 게이트(80)에 의해 디스에이블 또는 변조 신호에 연결된다. 이러한 신호는 래치(79 및 81)로부터의 출력을 인에이블 및 디스에이블시키는데 이용된다. 디스에이블 신호는 D플립플롭(79 및 81)으로부터의 모든 출력이 디스에이블되도록 한다. 변조신호의 이용은 UPB 신호를 제외한 래치(79 및 81)로부터의 모든 출력이 디스에이블되도록 한다. 변조신호는 본 발명에 따른 정현파 지터를 생성하는데 이용된다. 이것은 하기에 더 설명되는 것과 같이 전압-전류 변환 회로(27)에 대한 선택된 신호 인가와 관련하여 이루어진다.
제7도를 참조하면, 본 발명에 따른 전하 펌프 회로(25)가 도시되어 있다. 전하펌프 회로(25)는 트랜지스터(T1 내지 T8)를 포함한다. 트랜지스터(T1 내지 T4)는 PMOS(P-channel metal oxide semiconductor) 트랜지스터인 반면, 트랜지스터(T5 내지 T8)는 NMOS(N-channel metal oxide semiconductor) 트랜지스터이다. 트랜지스터(T1 및 T2)는 전원 공급 전압(VDD)에 연결된 소스를 가지는 반면, 트랜지스터(T5 및 T8)는 전원 공급 전압(VSS)에 연결된 드레인을 가진다. 트랜지스터(T3)는 전원 공급 전압(VSS)에 연결된 드레인을 가지는 반면, 트랜지스터(T6)는 전원 공급 전압(VDD)에 연결된 드레인을 가진다. 통상적으로, 전원 공급 전압(VDD)은 전원 공급 전압(VSS) 보다 더 높은 전압 레벨에서 존재한다.
트랜지스터(T3)의 게이트는 입력단(85)으로 인가되는 신호 UP에 의해 제어되는 반면, 트랜지스터(T4)의 게이트는 입력단(87)으로 인가되는 신호 UPB에 의해 제어된다. 트랜지스터(T6)의 게이트는 입력단(89)으로 인가되는 신호 DOWNB에 의해 제어되는 반면, 트랜지스터(T7)의 게이트는 입력단(91)으로 인가되는 신호 DOWN에 의해 제어된다. 이들 제어 신호는 제6도에 도시된 바와 같이 프로그래머블 카운터 회로(23)에 의해 발생된다. 트랜지스터(T5 및 T8)는 입력단(95)에 연결된 게이트를 가지고, 입력단(95)은 제8도에 상세히 도시된 바와 같이 전압-전류 변환 회로(27)의 출력단으로부터 신호 I_CONTROL를 수신한다. 이들 다양한 제어신호는 전류가 출력단(97)에서 전하 펌프 회로(25)의 외부로 전송되거나 또는 전하 펌프 회로(25)로 드로잉되도록 한다.
트랜지스터(T1) 및 트랜지스터(T5)는 신호 I_CONTROL에 기초하여 트랜지스터(T2)에 대한 전류 미러(mirror)로서 작용한다. 트랜지스터(T2 및 T8)는 전류원으로서 작용하는 반면, 트랜지스터(T3, T4, T6 및 T7)는 이들 전류원을 PLL(11)에서 전압 제어 발진기(19)에 연결시키기 위한 스위치로서 작용한다.
제8도를 참조하면, 본 발명에 따른 제1도의 전압-전류 변환 회로(27)의 개략도가 도시되어 있다. 전압-전류 변환 회로(27)는 트랜지스터(T9 내측 T18), 저항(R1 및 R2) 및 전류원(I1)을 포함한다. 트랜지스터(T9 내지 T12)는 PMOS 트랜지스터인 반면, 트랜지스터(T13 내지 T18)는 NMOS 트랜지스터이다. 트랜지스터(T9 내지 T12)는 전원 공급 전압(VDD)에 연결되는 소스를 가지는 반면, 트랜지스터(T15 내지 18)는 전원 공급 전압(VSS)에 연결되는 소스를 가진다.
저항(R1) 및 저항(R2)은 직렬로 연결되어, 저항(R1)은 전원 공급 전압(VDD)에 연결되는 반면, 저항(R2)은 전원 공급 전압(VSS)에 연결된다. 전류원(I1)은 전원 공급 전압(VDD)에 연결되고, 트랜지스터(T15)의 드레인에 연결된다. 트랜지스터(T14)의 게이트는 입력단(101)에서 지터 제어 신호에 의해 제어된다. 신호 I_CONTROL는 출력단(103)에서 발생된다. 전압-전류 변환 회로(27)는 통상적인 전압-전류 변화 회로이고, 제8도에 도시된 바와 다른 방식으로 구현될 수 있다.
정현파 지터가 요구되는 경우에, 신호 I_CONTROL가 정현파 방식으로 변화되어 위상 동기 루프에서 펌프되는 전류가 정현파적으로 변화되도록, 입력단(101)에서 지터 제어 신호가 변조 또는 변경됨으로써 정현파 지터가 송신기로 인가된다.
제9(a)도 내지 제9(c)도를 참조하면, 본 발명에 따른 지터에 응답하는 송신기의 동작을 설명하는 타이밍도가 도시되어 있다. 제9(a)도는 정상적인 송신기 동작을 도시한다. 신호 TX_DATA+ 및 TX_DATA-는 제4도의 칩(31)에 대한 핀 TX_DATA+ 및 TX_DATA-에서의 신호이다. 전압(V0)은 제4도의 칩(31)에 대한 지터 제어 핀에 인가되는 전압이다. 제9(a)도에서, 칩(31)에서 송신기(47)는 전하 인젝션이 전하 펌프 회로(25)에 의해 발생되지 않음을 지시하는 V0으로 유지되는 지터 제어 핀에서의 전압과 함께 직렬 데이타를 클러킹한다. 제9(b)도를 참조하면, 전압 (V1)이 지터 제어 핀에 인가되었다. 이러한 전압 변화에 응답하여, 시간 주기(T1)에서 전하 인젝션 사이클이 시작될 경우에 전압(V1)에 대한 비례수가 수 클럭 동안 전압 제어 발진기(19)에서 펌프된다. 결과적으로, 전압 제어 발진기(19)의 속도가 증가된다. 전류가 전압 제어 발진기(19)로 인젝션되는 동안의 클럭 수는 프로그래머블 카운터 회로(23)에서의 지터 카운터(75)에 의해 결정된다. 시간 주기(T2)는 PLL복원 사이클을 나타낸다. 이러한 사이클 동안, 전하 펌프 회로(25)는 전압 제어 발진기(19)로 전류를 더 이상 인젝션하지 않는다. 결과적으로, PLL(11)은 정상 전송 속도로 재복원하도록 허용된다. 이러한 복원 시간은 프로그래머블 카운터 회로(23)에서 복원 카운터(73)에 의해 판단된다.
제9(c)도를 참조하면, 전하 공핍 사이클은 전하 공핍이 프로그래머블 카운터 회로(23)에서 지터 카운터(75)에 의해 판단되는 다수의 클럭 동안 전압 제어 발진기(19)로 인가되는 시간 주기(T3)에서 나타난다. 전압 제어 발진기(19)는 시간 주기(T3) 동안 느려져서 출력 신호를 느려지게 한다. 시간 주기(T4)에서, PLL 복원 사이클이 나타난다. 이러한 시간 주기 동안 전하 공핍이 제거되고, PLL(11)이 복원된다. 전술한 바와 같이, 전하 인젝션 동안에는 전송 속도가 증가되는 반면, PLL 복원 사이클 동안에는 전송 속도가 정상 속도로 리턴하고 전하 공핍 사이클 동안에는 전송 속도가 느려진다. 따라서, 제어된 지터가 PLL에서 유도된다.
본 발명에 따른 방법 및 장치는 비트 에러가 발생하기 전에 수신기가 얼마나 많은 지터를 취할 수 있는지를 지시하도록 고속 직렬 수신기의 지터 허용한계를 측정하기 위하여 제공된다. 본 발명은 외부 테스트 장비없이 수신기의 지터 허용한계 테스트를 허용한다. 이러한 테스트는 송신기를 수신기에 연결시키는 외부 전송 매체를 이용하거나 또는 BIST 모드를 이용함으로써 이루어질 수 있다. 본 발명에 따른 지터량은 제어신호를 이용하여 테스트 모드 동안에 외부에서 제어될 수 있다.
비록 본 발명이 바람직한 실시예에 관련하여 상세하게 도시되고 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 형식적으로 및 세부적으로 다양한 변화가 만들어질 수 있음이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의해 이해될 것이다.
본 발명은 지터를 유도 및 측정하기 위한 고가의 테스트 장비를 요하지 않고 생산 테스트 및 실험 환경에서 수신기의 지터 허용한계를 저 비용으로 효율적으로 측정하기 위한 방법 및 장치를 제공한다. 또한, 본 발명은 수신기가 BER의 허용 레벨을 충족시키는지를 테스트하는데 필요한 시간을 감소시킨다. 본 발명은 송신기의 PLL에 연결된 지터 인젝션 회로를 구현함으로써 이들 장점을 제공한다. 또한, 직렬 데이타 통신 시스템 또는 회로 보드 시스템의 지터 허용한계를 용이하게 평가하도록 시스템 제조자가 이런 편리한 장점을 이용하는 것은 매우 유용할 것이다.

Claims (30)

  1. 송신기 및 수신기를 구비한 반도체 장치 내의 회로에 있어서, 입력단 및 출력단을 갖는 지터 인젝션 회로 - 상기 지터 인젝션 회로는 상기 입력단에서의 입력 신호 인가에 응답하여 상기 출력단에서 출력 신호를 생성함 -; 및 입력단 및 출력단을 갖는 위상 동기 루프 회로 - 상기 지터 인젝션 회로는 상기 위상 동기 루프 회로 내로 지터를 유도하고, 상기 위상 동기 루프 회로의 상기 출력단은 상기 송신기에 연결되며 상기 송신기에서 데이터의 전송을 제어하고, 상기 지터 인젝션 회로에 의해 발생되며 상기 위상 동기 루프 회로로 전송되는 지터는 상기 송신기가 데이터를 전송하는 위상 및 주파수를 변경시킴 -를 포함하는 회로.
  2. 제1항에 있어서, 상기 지터 인젝션 회로는 전하 펌프 회로를 포함하고, 상기 위상 동기 루프 회로는 전압 제어 발진기를 포함하며, 상기 전압 제어 발진기의 입력단은 상기 지터 인젝션 회로의 출력 신호를 발생시키는 상기 전하 펌프 회로의 출력단에 연결되고, 상기 전압 제어 발진기의 상기 주파수는 상기 지터 인젝션 회로의 상기 출력 신호에 의해 변경되는 회로.
  3. 제1항에 있어서, 상기 지터 인젝션 회로는, 입력단 및 출력단을 갖는 전하 펌프 회로 - 상기 전하 펌프 회로의 출력단은 상기 지터 인젝션 회로의 출력단에서 상기 출력신호를 발생시킴 -; 전압 입력단 및 전류 출력단을 갖는 전압-전류 변환기 - 상기 전류 출력단은 상기 전하 펌프 회로의 입력단에 연결되고, 상기 전압-전류 변환기는 상기 지터 인젝션 회로의 출력단에서 상기 출력 신호의 전류 레벨을 제어함 -; 및 상기 전하 펌프 회로에 연결된 프로그래머블 카운터 회로 - 상기 프로그래머블 카운터 회로는 상기 출력 신호를 제어함 - 를 포함하는 회로.
  4. 제3항에 있어서, 상기 프로그래머블 카운터 회로는 상기 출력 신호의 타이밍을 제어하는 회로.
  5. 제4항에 있어서, 상기 프로그래머블 카운터 회로는 상기 출력 신호의 주파수를 제어하는 회로.
  6. 제3항에 있어서, 상기 위상 동기 루프 회로는, 출력단 및 입력단을 갖는 위상 검출 및 전하 펌프 회로 - 상기 위상 검출 및 전하 펌프 회로의 입력단은 기준 클럭 신호에 연결됨 -; 출력단 및 입력단을 갖는 루프 필터 - 상기 루프 필터의 입력단은 상기 위상 검출 및 전하 펌프 회로에 연결됨 -; 출력단 및 입력단을 갖는 전압 제어 발진기 - 상기 전압 제어 발진기의 입력단은 상기 루프 필터의 출력단 및 상기 지터 인젝션 회로에서의 상기 전하 펌프 회로의 출력단에 연결되고, 상기 전압 제어 발진기의 출력단은 상기 위상 동기 루프 회로의 출력단에서 클럭 신호를 생성함 -; 및 입력단 및 출력단을 갖는 N 분주 회로 - 상기 N 분주 회로의 입력단은 상기 전압 제어 발진기의 출력단에 연결되고, 상기 N 분주 회로의 출력단은 상기 위상 검출 및 전하 펌프 회로의 입력단에 연결됨 - 를 포함하는 회로.
  7. 입력단 및 출력단을 갖는 지터 인젝션 회로; 입력단 및 출력단을 갖는 위상 동기 루프 회로 - 상기 위상 동기 루프 회로의 입력단은 상기 지터 인젝션 회로의 출력단에 연결되고, 상기 지터 인젝션 회로는 상기 위상 동기 루프 회로의 출력단에서 발생되는 클럭 신호를 제어함 -; 및 제1 입력단 및 제2 입력단을 갖는 송신기 - 상기 제1 입력단은 데이타 신호에 연결되고, 상기 제2 입력단은 상기 위상 동기 루프 회로의 출력단에 연결됨 -를 포함하고, 상기 위상 동기 루프 회로에 의해 발생된 상기 클럭 신호는 상기 지터 인젝션 회로의 입력단에 인가되는 입력 신호에 응답하여 변경되는 반도체 장치.
  8. 제7항에 있어서, 상기 지터 인젝션 회로는 전하 펌프 회로를 포함하고, 상기 위상 동기 루프 회로는 전압 제어 발진기를 포함하며, 상기 전하 펌프 회로는 상기 지터 인젝션 회로의 출력단으로부터의 전류가 상기 전압 제어 발진기로 선택적으로 인젝션되도록 하여, 상기 전압 제어 발진기의 위상 및 주파수를 변화시키고, 그에 따라 상기 송신기에 의해 전송되는 데이터의 위상 및 주파수가 변경되는 반도체 장치.
  9. 제8항에 있어서, 상기 지터 인젝션 회로는 상기 전하 펌프 회로에 연결된 전압-전류 변환 회로를 더 포함하고, 상기 전하 펌프 회로는 상기 전압-전류 변환 회로에 의해 제어되는 반도체 장치.
  10. 제7항에 있어서, 상기 송신기의 제1 입력단은 병렬 데이타를 수신하기 위한 것이고, 상기 송신기는 상기 병렬 데이타를 직렬 데이타로 변환하며 상기 송신기의 출력단에서 상기 직렬 데이타를 전송하고, 입력단 및 출력단을 갖는 수신기 - 상기 수신기의 입력단은 상기 송신기의 출력단에 연결되고, 상기 수신기는 상기 직렬 데이타를 병렬 데이타로 변환하며 상기 병렬 데이타를 위한 출력단을 가짐 - 를 더 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 송신기의 출력단 및 상기 수신기의 입력단은 오프-칩(off-chip) 연결에 의해 서로 연결되는 반도체 장치.
  12. 제10항에 있어서, 상기 송신기의 출력단은 상기 반도체 장치 내에 위치한 연결에 의해 상기 수신기의 입력단에 연결되는 반도체 장치.
  13. 제8항에 있어서, 상기 지터 인젝션 회로는, 입력단 및 출력단을 갖는 전하 펌프 회로 - 상기 전하 펑프 회로의 출력단은 상기 지터 인젝션 회로의 출력단에서 출력 신호를 발생시킴 -; 전압 입력단 및 전류 입력단을 갖는 전압-전류 변환기 - 상기 전류 출력단은 상기 전하 펌프 회로의 입력단에 연결되고, 상기 전압-전류 변환기는 상기 지터 인젝션 회로의 출력단에서 상기 출력 신호의 전류 레벨을 제어함 -; 및 상기 전하 펌프 회로에 연결된 프로그래머블 카운터 회로 - 상기 프로그래머블 카운터 회로는 상기 출력 신호의 타이밍 및 주파수를 제어함 - 를 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 위상 동기 루프 회로는, 입력단 및 출력단을 갖는 위상 검출 및 전하 펌프 회로 - 상기 위상 검출 및 전하 펌프 회로의 입력단은 기준 클럭 신호에 연결됨 -; 입력단 및 출력단을 갖는 루프 필터 - 상기 루프 필터의 입력단은 상기 위상 검출 및 전하 펌프 회로에 연결됨 -; 입력단 및 출력단을 갖는 전압 제어 발진기 - 상기 전압 제어 발진기의 입력단은 상기 루프 필터의 출력단 및 상기 지터 인젝션 회로에서의 상기 전하 펌프 회로의 출력단에 연결되고, 상기 전압 제어 발진기의 출력단은 상기 위상 동기 루프 회로의 출력단에서 클럭 신호를 발생시키며 상기 송신기의 제2 입력단에 연결됨 -; 및 입력단 및 출력단을 갖는 N 분주 회로 - 상기 N 분주 회로의 입력단은 상기 전압 제어 발진기의 출력단에 연결되고, 상기 N 분주 회로의 출력단은 상기 위상 검출 및 전하 펌프 회로에 연결됨 - 를 포함하는 반도체 장치.
  15. 위상 동기 루프 회로를 구비한 송신기 및 수신기를 포함하는 반도체 장치에서 지터 허용한계를 테스트하기 위한 방법에 있어서, 상기 송신기에서 위상 동기 루프 회로에 의해 발생된 클럭 신호를 변경하는 단계 - 상기 송신기에 의한 데이터 전송은 상기 위상 동기 루프 회로에 의해 발생된 상기 클럭 신호에 의해 제어됨 -; 상기 송신기의 출력단을 상기 수신기의 입력단에 연결시키는 단계; 및 전송 에러가 발생되었는지를 검출하기 위해 상기 송신기로 전송된 데이터를 상기 송신기로부터 상기 수신기에 의해 수신된 데이터와 비교하는 단계를 포함하는 방법.
  16. 제15항에 있어서, 에러 부재에 응답하여, 상기 전송 에러가 존재할 때까치 상기 위상 동기 루프 회로에 의해 발생된 상기 클럭 신호를 변경하는 단계 - 여기서, 상기 지터 허용 한계가 확인됨 -를 더 포함하는 방법.
  17. 제15항에 있어서, 상기 클럭 신호를 변경하는 단계는, 상기 송신기의 출력의 위상 변화를 유발하는 방법.
  18. 제15항에 있어서, 상기 클럭 신호를 변경하는 단계는, 상기 송신기에 의해 데이터가 전송되는 주파수를 변화시키는 방법.
  19. 시스템에서 지터를 테스트하기 위한 회로에 있어서, 출력단에서 신호를 선택적으로 발생시키기 위한 발생 수단; 입력단 및 출력단을 갖는 위상 동기 루프 회로 - 상기 위상 동기 루프 회로의 입력단은 상기 발생 수단의 출력단에 연결되고, 상기 위상 동기 루프 회로의 출력단에서 클럭 신호가 발생되며, 상기 클럭 신호는 상기 발생 수단에 의해 선택적으로 변경됨 -; 및 송신기를 포함하고, 상기 위상 동기 루프 회로의 출력단은 상기 송신기에 연결되고, 상기 발생 수단에 의해 선택적으로 변경되어 상기 송신기에 의한 데이터 전송에서 지터를 야기하는 테스트 회로.
  20. 제19항에 있어서, 상기 송신기는 입력단 및 출력단을 포함하고, 상기 송신기의 입력단에서 수신된 병렬 데이터를 직렬 데이터로 변환하며, 직렬 데이터를 병렬 데이터로 변환하기 위한 수신기 - 상기 수신기는 입력단 및 출력단을 포함하고, 상기 수신기의 출력단은 상기 송신기에 연결되며, 상기 병렬 데이터는 상기 수신기의 출력단에서 발생됨 -; 및 상기 송신기의 입력단에서 수신된 상기 병렬 데이터를 상기 수신기의 출력단에서 발생된 상기 병렬 데이터와 비교하고, 상기 송신기의 입력단에서 수신된 상기 병렬 데이터와 상기 수신기의 출력단에서 발생된 상기 병렬 데이터 사이의 차를 검출하기 위한 비교 수단을 더 포함하는 테스트 회로.
  21. 제20항에 있어서, 상기 비교 수단은 비트 에러율을 측정하는 테스트 회로.
  22. 제19항에 있어서, 상기 발생 수단은 선택적으로 발생된 전압 신호를 출력하기 위해 출력단에 연결된 전하 펌프 회로를 포함하고, 상기 위상 동기 루프 회로는 전압 제어 발진기를 포함하며, 상기 전하 펌프 회로의 출력단은 상기 전압 제어 발진기의 입력단에 연결되고, 상기 전압 제어 발진기의 위상 및 주파수는 상기 송신기가 데이터를 전송하는 위상 및 주파수가 변경되도록 상기 선택적으로 발생된 전압 신호에 의해 변경되는 테스트 회로.
  23. 제19항에 있어서, 상기 발생 수단은, 전하 펌프 회로 - 상기 전하 펌프 회로는 상기 발생 수단의 출력단에서 상기 신호를 발생시킴 -; 전압 입력단 및 전류 출력단을 갖는 전압-전류 변환기 - 상기 전압-전류 변환기의 출력은 상기 전하 펌프 회로에 연결되고, 상기 전압-전류 변환기는 상기 전하 펌프 회로에 의해 발생된 상기 신호의 전류 레벨을 제어함 -; 및 상기 전하 펌프 회로에 연결된 프로그래머블 카운터 회로 - 상기 프로그래머블 카운터 회로는 상기 전하 펌프 회로에 의해 발생된 상기 신호의 위상 및 주파수를 제어함 - 를 포함하는 테스트 회로.
  24. 제23항에 있어서, 상기 전하 펌프 회로는 선택적으로 상기 위상 동기 루프 회로로 전류를 인젝션하고 상기 위상 동기 루프 회로로부터 전류를 드로잉하는 테스트 회로.
  25. 제19항에 있어서, 상기 위상 동기 루프 회로는, 입력단 및 출력단을 갖는 위상 검출 및 전하 펌프 회로 - 상기 위상 검출 및 전하 펌프 회로의 입력단은 기준 클럭 신호에 연결됨 -; 입력단 및 출력단을 갖는 루프 필터 - 상기 루프 필터의 입력단은 상기 위상 검출 및 전하 펌프 회로에 연결됨-; 입력단 및 출력단을 갖는 전압 제어 발진기 - 상기 전압 제어 발진기의 입력단은 상기 루프 필터의 출력단에 연결되고, 상기 발생 수단에서의 상기 전하 펌프 회로의 출력단에 연결되며, 상기 전압 제어 발진기의 출력단은 상기 위상 동기 루프 회로의 출력단에서 클럭 신호를 발생시킴 -; 및 상기 전압 제어 발진기의 출력단에 연결된 입력단 및 상기 위상 검출 및 전하 펌프 회로에 연결된 출력단을 갖는 N 분주 회로를 포함하는 테스트 회로.
  26. 제20항에 있어서, 상기 송신기는 병렬 데이타를 위한 입력단을 갖는 병-직렬 변환기를 포함하고, 상기 위상 동기 루프 회로의 출력단은 상기 병-직렬 변환기에 연결되는 테스트 회로.
  27. 제20항에 있어서, 상기 테스트 회로는 반도체 장치에 위치하고, 상기 송신기의 출력단은 상기 반도체 장치에 위치한 연결을 통해 상기 수신기의 출력단에 연결되는 테스트 회로.
  28. 제20항에 있어서, 상기 송신기의 입력단 및 출력단과, 상기 수신기의 입력단 및 출력단은 오프-칩 연결에 의해 서로 연결되는 테스트 회로.
  29. 제19항에 있어서, 상기 지터는 정현파 지터(sinusoidal jitter)인 테스트 회로.
  30. 제19항에 있어서, 상기 지터는 위상 스텝 지터(phase step jitter)인 테스트 회로.
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