KR20000043819A - 클럭 발생기를 가지는 위상 동기 루프 회로 - Google Patents

클럭 발생기를 가지는 위상 동기 루프 회로 Download PDF

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Abstract

여기에 개시된 클럭 발생기를 가지는 위상 동기 루프 회로는 위상 검출기, 챠지펌프, 루프 필터, 전압조정 발진기, 그리고 주파수 분주기를 포함하되, 상기 챠지펌프 회로는 상기 챠지펌프 회로의 충전을 제어하기 위해 상기 위상 검출기의 제 1 제어 신호를 받아들이는 제 1 입력단, 상기 챠지펌프 회로의 방전을 제어하기 위해 상기 위상 검출기의 제 2 제어 신호를 받아들이는 제 2 입력단, 상기 루프필터에 연결되어 충전 및 방전 결과를 출력하기 위한 하나의 출력단, 상기 제 1 제어 신호를 받아들여 논리 "로우" 레벨에서 서로 오버랩 되도록 한 쌍의 제 1 클럭 신호들을 발생하는 제 1 오버랩 클럭 발생 회로, 상기 제 2 제어 신호를 받아들여 논리 "하이" 레벨에서 서로 오버랩 되도록 한 쌍의 제 2 클럭 신호들을 발생하는 제 2 오버랩 클럭 발생 회로, 그리고 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 출력단을 충전 또는 방전하기 위한 챠지펌프부를 포함한다.

Description

클럭 발생기를 가지는 위상 동기 루프 회로(PHASE LOCKED LOOP CIRCUIT WITH CLOCK GENERATOR)
본 발명은 위상 동기 루프(phase locked loop ;PLL) 회로에 관한 것으로, 좀 더 구체적으로는 클럭 발생기를 가지는 위상 동기 루프 회로에 관한 것이다.
대부분의 전송 시스템에서는 하드웨어의 복잡성과 전력, 가격 등의 이유로 인해 출력을 제외한 데이터 정보만이 수신단에 전달되므로, 클럭을 복구하기 위하여 PLL이 필요하다. 그리고, 이동 통신 시스템에 있어서, 입력되는 신호를 기저 대역의 주파수로 변환하기 위한 주파수 합성에도 필수적으로 PLL이 포함된다.
이와 같이 통신 시스템에서 핵심적인 역할을 수행하는 PLL은 기본적으로, 도 1과 같이 위상 검출기(phase detector ; 100), 챠지펌프(charge pump ; 200), 루프 필터(loop filter ; 300), 전압조정 발진기(VCO ; 400), 그리고 주파수 분주기(frequency divider ; 500)로 구성된다.
도 1을 참조하면, 상기 위상 검출기(100)는 기준 입력 신호(fi)와, 상기 VCO(400)에서 출력된 후 상기 주파수 분주기(500)를 통해 분주된 신호(fo/N)와의 위상차를 검출하여 챠지 업 제어 신호(UP)와 챠지 다운 제어 신호(DN)를 출력한다. 상기 제어 신호들(UP, DN)을 받아들인 챠지펌프(200)는 상기 제어 신호들(UP, DN)에 따라 전류를 상기 루프필터(300)로 선택적으로 충전/방전시켜준다. 상기와 같은 충전/방전에 의해서 루프필터(300)의 포텐셜 또는 전위가 선택적으로 증가되고 감소되어 다음 단에 연결된 VCO(400)에 입력된다. 상기와 같은 전압 조정에 의해 상기 VCO(400)가 원하는 형태의 출력 신호로 주파수를 조정하게 된다.
도 2는 종래의 챠지펌프 회로도를 나타내고 있다. 도 2를 참조하면, 챠지 펌프 회로(200)는, 챠지 업 제어 신호(UP)를 받아들이기 위한 제 1 입력단, 챠지 다운 제어 신호(DN)를 받아들이기 위한 제 2 입력단, 두 개의 인버터로 구성되어 상기 챠지 업 제어 신호(UP)를 받아들여 각각 상보되는 한 쌍의 제 1 제어 신호(UP, )를 전송하는 제 1 인버터 회로(70), 두 개의 인버터로 구성되어 상기 챠지 다운 제어 신호(DN)를 받아들여 각각 상보되는 한 쌍의 제 2 제어 신호(DN, )를 전송하는 제 2 인버터 회로(80), 상기 루프필터(300)에 연결되어 충전 및 방전 결과를 출력하기 위한 하나의 출력단, 그리고 상기 제 1 및 제 2 제어 신호들(UP, , DN, )에 응답하여 상기 출력단을 충전 또는 방전하기 위한 챠지펌프부(90)를 포함한다. 그리고 상기 챠지펌프부(90)는 제 1 및 제 2 스위치 트랜지스터(MP3, MP4)를 포함하되 제 1 제어 신호들(UP, )을 받아들여 챠지펌프의 충전을 선택하기 위한 제 1 스위치 회로(210), 제 3 및 제 4 스위치 트랜지스터(MN3, MN4)를 포함하되 제 2 제어 신호들(DN, )을 받아들여 챠지펌프의 충전을 선택하기 위한 제 2 스위치 회로(230), 충전원 트랜지스터(MP2)와 방전원 트랜지스터(MN2)를 포함하는 전류 공급부(270), 상기 전류 공급부(270)의 충전원 트랜지스터(MP2)와 상기 제 1 스위치 회로(210) 사이를 연결하는 제 1노드(N1), 상기 전류 공급부(270)의 방전원 트랜지스터(MN2)와 상기 제 2 스위치 회로(230) 사이를 연결하는 제 2노드(N2), 상기 제 1 및 제 3 스위치 트랜지스터(MP3, MN3)의 전류 통로를 연결하는 제 3 노드(N3), 상기 제 2 및 제 4 스위치 트랜지스터(MP4, MN4)의 전류 통로를 연결하는 제 4 노드(N4), 그리고 상기 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결되어 제 1 및 제 2 노드(N1, N2)를 바이어스 시키기 위한 바이어스 증폭기(250)를 포함한다.
도 2에 도시된 챠지펌프(200) 회로는 Ian A. Young 등에 의해 1992년 11월에 발표된 IEEE Journal of Solid-State Circuits, Vol. SC-27의 1599-1607쪽에 개시된 논문 "A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors"를 참조한 것이다.
도 2를 참조하면, 종래의 챠지펌프(200) 회로는 입력 신호로 챠지 업 제어 신호(UP) 및 챠지 다운 제어 신호(DN)들을 받아들인다. 입력된 상기 챠지 업 제어 신호(UP)는 제 1 인버터 회로(70)를 거쳐 제 1 제어 신호(UP, )로 변환된 후 제 1 스위치 회로(210)의 제 1 및 제 2 스위치 트랜지스터들(MP3, MP4)에 각각 입력된다. 이와 동시에, 상기 챠지 다운 제어 신호(DN)는 제 2 인버터 회로(80)를 거쳐 제 2 제어 신호(DN, )로 변환된 후 제 2 스위치 회로(230)의 제 4 및 제 3 스위치 트랜지스터들(MN4, MN3)에 각각 입력된다. 일단, 상기 제어 신호들(UP, , DN, )이 인가되면 스위치 트랜지스터들(MP3, MP4, MN3, MN4)이 각각 개폐되어, 출력단에 대한 챠지펌프(200)의 전류의 충전 또는 방전이 이루어진다. 이 때, 제 3 및 제 4 노드(N3, N4)에 연결된 상기 바이어스 증폭기(250)는 제 1 및 제 2 노드(N1,N2)의 기생 트랜지스터들에 의한 전류 분배 현상을 막아 주는 역할을 수행한다(상기 논문 참조).
그러나, 종래 기술에 의한 상기 제어 신호들(UP, , DN, )은 불안정한 펄스 형태를 가지고 있기 때문에, 제 1 및 제 2노드(N1, N2)에서 전압 변동(voltage fluctuation)이 유발된다. 따라서, 상기 공급 및 방전 전류들이 달라지게 되어 지터가 발생된다. 이를 도 4a, 4b 및 도 6a 내지 도 6c를 예를 들어 좀 더 자세히 설명하면 다음과 같다.
도 4a는 제 1 스위치 회로에 속한 트랜지스터들(MP3, MP4)의 게이트 신호 파형이다. 여기서, 실선으로 표시된 파형은 제 1 스위치 트랜지스터(MP3)의 게이트 신호 파형이고, 점선으로 표시된 파형은 제 2 스위치 트랜지스터(MP4)의 게이트 신호 파형이다. 마찬가지로, 도 4b는 제 2 스위치 회로에 속한 트랜지스터들(MN3, MN4)의 게이트 신호 파형이다. 여기서 실선으로 표시된 파형은 제 3 스위치 트랜지스터(MN4)의 게이트 신호 파형이고, 점선으로 표시된 파형은 제 4 스위치 트랜지스터(MN3)의 게이트 신호 파형이다. 그리고 도 6a 내지 도 6c는 상기 제 1 및 제 2노드(N1, N2)에서 일어나는 불안정한 전압 변동과 이에 의한 충전 및 방전 전류의 변화를 나타내는 그래프이다.
도 4a에서, 게이트 전압들의 파형을 살펴보면, 제 1 스위치 회로(210)의 두 스위치 트랜지스터(MP3, MP4)의 게이트 전압 레벨이 모두 "하이"인 경우가 발생한다. 즉, 상기 두 트랜지스터(MP3, MP4)가 모두 "오프" 되는 경우가 발생한다. 그 결과, 충전 전류를 전달하는 전류 공급원 트랜지스터(MP2)의 드레인 전류 통로가 차단됨으로써 제 1노드(N1)의 전압 변동이 커지게 되어 충전 전류에 좋지 않은 영향을 주게 된다. 이 때 상기 제 1노드(N1)의 전압 변동의 크기는 도 6a에서 나타내고 있는 바와 같이 0.467 Vp-p 를 나타낸다.
마찬가지로, 도 4b에서, 게이트 전압들의 파형을 살펴보면, 제 2 스위치 회로(230)의 두 스위치 트랜지스터(MN3, MN4)의 게이트 전압 레벨이 모두 "로우"인 경우가 발생한다. 즉, 상기 두 트랜지스터가 모두 "오프" 되는 경우가 발생한다. 그 결과, 방전 전류를 전달하는 전류 방전원 트랜지스터(MN2)의 드레인 전류 통로가 차단됨으로써 제 2노드(N2)의 전압 변동이 커지게 되어 방전 전류에 좋지 않은 영향을 주게 된다. 이 때 상기 제 2노드(N2)의 전압 변동의 크기는 도 6b에서 나타내고 있는 바와 같이 0.709 Vp-p 를 나타낸다.
이 때의 충전 및 방전 전류는 도 6c의 그래프가 나타내는 바와 같이 서로 비대칭적으로 다른 값들을 나타낸다. 즉, 제 1 및 제 2노드(N1, N2)에서 비롯된 전압 변동은 충전 전류와 방전 전류의 차이를 유발하게 되고, 상기 차이에 의해 지터가 초래하게 된다. 지터란, 기준신호에 동기되어야 할 어떤 신호가 있을 때, 이 신호가 기준 시각에서 벗어난 정도를 시간의 크기로 본 값이다. PLL에 있어서, 지터는 비트 오류율(bit error rate ;BER)이 높아지는 직접적인 원인이 되는 등 시스템에 나쁜 영향을 미치게 된다.
챠지펌프(200)를 설계할 때에는 데드-존을 없애기 위하여 기준 신호의 주기마다 한 번씩 펄스 모양의 충전 및 방전 전류가 발생하도록 하는데, 상기 충전 및 방전 전류량은 모두 같도록 설계되어야 한다. 그러나, 종래 기술에 의한 챠지펌프(200)에서는 펄스 형태의 챠지 업/다운 제어 신호들(UP, DN)이 단지 인버터 회로(70, 80)를 거쳐 그대로 전송되므로, 상기 제 1 및 2 스위치 회로(210, 230)의 두 스위치 트랜지스터들이 모두 "오프"되는 경우가 발생할 수 있다. 그 결과 상기 제 1 및 제 2노드(N1, N2)에 전압 변동이 유발되어 상기 충전 및 방전 전류에 영향을 주게 된다. 즉, 상기 충전 및 방전 전류량의 차이에 의해 제어 전압에 왜곡이 생겨 지터가 발생하게 된다. 그러므로 두 전류, 즉 충전 및 방전 전류가 같은 챠지펌프를 구성하기 위한 새로운 방법이 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 챠지펌프의 충전 및 방전 전류의 차이를 줄임으로써 노이즈의 근원인 지터를 막을 수 있는 PLL 회로를 제공하는데 있다.
도 1은 일반적인 위상 동기 루프 회로의 블록도;
도 2는 종래의 챠지펌프를 보여주는 회로도;
도 3은 본 발명에 의한 챠지펌프를 보여주는 회로도;
도 4a 내지 도 4b는 종래 기술에 의한 스위치 트랜지스터들의 게이트 신호 파형을 보여주는 그래프;
도 5a 내지 도 5b는 본 발명에 의한 스위치 트랜지스터들의 게이트 신호 파형을 보여주는 그래프;
도 6a 내지 도 6c는 종래 기술에 의한 제 1 및 제 2노드의 전압 파형과 충전 및 방전 전류 파형을 보여주는 그래프; 그리고
도 7a 내지 도 7c는 본 발명에 의한 제 1 및 제 2노드의 전압 파형과 충전 및 방전 전류 파형을 보여주는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
210 : 제 1 스위치 회로 230 : 제 2 스위치 회로
250 : 바이어스용 증폭기 270 : 전류 공급부
700 : 제1 클럭 발생회로 800 : 제2 클럭 발생회로
900 : 챠지펌프부
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 위상 검출기, 챠지펌프, 루프 필터, 전압조정 발진기, 그리고 주파수 분주기를 포함하는 위상 동기 루프의 챠지펌프 회로에 있어서, 상기 챠지펌프 회로의 충전을 제어하기 위해 상기 위상 검출기의 제 1 제어 신호를 받아들이는 제 1 입력단과; 상기 챠지펌프 회로의 방전을 제어하기 위해 상기 위상 검출기의 제 2 제어 신호를 받아들이는 제 2 입력단과; 상기 루프필터에 연결되어 충전 및 방전 결과를 출력하기 위한 하나의 출력단과; 상기 제 1 제어 신호를 받아들여 논리 "로우" 레벨에서 서로 오버랩 되도록 한 쌍의 제 1 클럭 신호들을 발생하는 제 1 오버랩 클럭 발생 회로와; 상기 제 2 제어 신호를 받아들여 논리 "하이" 레벨에서 서로 오버랩 되도록 한 쌍의 제 2 클럭 신호들을 발생하는 제 2 오버랩 클럭 발생 회로 및; 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 출력단을 충전 또는 방전하기 위한 챠지펌프부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 오버랩 클럭 발생 회로는, 상기 제 1 제어 신호를 받아들여 반전된 신호를 출력하기 위한 제 1 인버터와; 상기 제 1 제어 신호와 상기 인버터에 의해 반전된 신호를 각각 입력으로 받아들여 각각 상보되는 두 개의 클럭 신호를 출력하도록 서로 교차하여 결합된 제 1 및 제 2 NAND 게이트들과; 상기 제 1 NAND 게이트의 출력을 받아들여 입력 신호와 같은 위상의 클럭 신호를 출력하는 제 2 인버터와; 상기 제 2 NAND 게이트의 출력을 받아들여 입력 신호와 반대의 위상의 클럭 신호를 출력하는 제 3 인버터와; 상기 제 2 인버터의 클럭 신호를 출력하는 제 1 클럭 출력단 및; 상기 제 3 인버터의 클럭 신호를 출력하는 제 2 클럭 출력단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 오버랩 클럭 발생 회로는, 상기 제 2 제어 신호를 받아들여 반전된 신호를 출력하기 위한 제 1 인버터와; 상기 제 2 제어 신호와 상기 인버터에 의해 반전된 신호를 각각 입력으로 받아들여 각각 상보되는 두 개의 클럭 신호를 출력하도록 서로 교차하여 결합된 제 1 및 제 2 NOR 게이트들과; 상기 제 1 NOR 게이트의 출력을 받아들여 입력 신호와 같은 위상의 클럭 신호를 출력하는 제 2 인버터와; 상기 제 2 NOR 게이트의 출력을 받아들여 입력 신호와 반대의 위상의 클럭 신호를 출력하는 제 3 인버터와; 상기 제 2 인버터의 클럭 신호를 출력하는 제 1 클럭 출력단 및; 상기 제 3 인버터의 클럭 신호를 출력하는 제 2 클럭 출력단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 챠지펌프부는, 제 1 및 제 2 스위치 트랜지스터를 포함하되 각각의 상기 트랜지스터들이 상기 제 1 오버랩 클럭 신호들을 받아들여 챠지펌프의 충전을 선택하기 위한 제 1 스위치 회로와; 제 3 및 제 4 스위치 트랜지스터를 포함하되 각각의 상기 트랜지스터들이 상기 제 2 오버랩 클럭 신호들을 받아들여 챠지펌프의 충전을 선택하기 위한 제 2 스위치 회로와; 충전원 트랜지스터와 방전원 트랜지스터를 포함하는 전류 공급부와; 상기 전류 공급부의 충전원 트랜지스터와 상기 제 1 스위치 회로 사이를 연결하는 제 1노드와; 상기 전류 공급부의 방전원 트랜지스터와 상기 제 2 스위치 회로 사이를 연결하는 제 2노드와; 상기 제 1 및 제 2 스위치 회로의 제 1 및 제 3 스위치 트랜지스터의 전류 통로를 연결하는 제 3 노드와; 상기 제 1 및 제 2 스위치 회로의 제 2 및 제 4 스위치 트랜지스터의 전류 통로를 연결하는 제 4 노드 및; 상기 제 3 노드와 제 4 노드 사이에 연결되어 제 1 및 제 2 노드를 바이어스 시키기 위한 바이어스 증폭기를 포함하는 것을 특징으로 한다.
(작용)
이와 같은 장치에 의해서, 클럭 발생 회로들을 사용하여 오버랩 된 클럭 신호들을 각 스위치 회로에 제어 신호로 출력함으로써 상기 제 1 및 제 2노드의 전압 변동으로 인한 충전 및 방전 전류의 차이를 방지하여 노이즈의 근원인 지터를 막을 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3을 참조하여 상세히 설명한다. 도 3은 본 발명에 의한 챠지펌프(1000)의 회로도이다. 도 3을 참조하면, 본 발명에 의한 챠지펌프 회로(1000)는 도 2에 나타나 있는 종래의 챠지펌프 회로(200)와 성능을 같은 조건에서 비교하기 위하여 도 2의 제 1 인버터 회로(70)와 제 2 인버터 회로(80) 대신에 신규로 제 1 오버랩 클럭 발생 회로(700)와 제 2 오버랩 클럭 발생 회로(800)를 연결한다. 따라서 상기의 회로들(700, 800)을 제외한 기본적인 챠지펌프의 회로의 구성이나 작동 방법은 동일하며, 중복되는 설명을 피하기 위해 도 3의 참조 번호는 도 2와 동일한 회로에 대해서는 도 2의 것을 그대로 따른다. 도 3은 본 발명의 설명을 위한 하나의 실시예에 불과하며, 기존의 어떤 챠지펌프 회로에도 본 발명이 적용될 수 있다.
도 3을 참조하면, 챠지펌프 회로(1000)는 입력 신호로 제 1 제어 신호(UP) 및 제 2 제어 신호(DN)들을 제 1 및 제 2 오버랩 클럭 발생 회로들(700, 800)의 입력단을 통해 받아들인다. 상기 제어 신호들(UP, DN)을 받아들인 오버랩 클럭 발생 회로들(700, 800)은 제 1 및 제 2 스위치 회로들(210, 230)에 입력되기 위한 제 1 및 제 2클럭 신호들을 발생한다. 여기서, 상기 제 1 클럭 신호는 모두 "로우" 레벨에서 겹칠 뿐 "하이" 레벨에서 겹치는 경우가 발생하지 않는다. 즉, 제 1 스위치 회로의 스위치 트랜지스터들(MP3, MP4)을 모두 오프시키지 않는 특성을 가진다. 그리고 상기 제 2 클럭 신호는 모두 "로우" 레벨에서 겹칠 뿐 "하이" 레벨에서 겹치는 경우가 발생하지 않는다. 즉, 제 2 스위치 회로의 스위치 트랜지스터들(MN3, MN4)을 모두 오프시키지 않는 특성을 가진다. 일단 상기 클럭 신호들이 스위치 회로들(210, 230)에 인가되면 스위치 작용을 하는 각각의 스위치 트랜지스터들(MP3, MP4, MN3, MN4)이 개폐되어, 출력단에 대한 챠지펌프(1000)의 전류의 충전 또는 방전이 이루어진다. 이 때 두 스위치 회로들(210, 230) 사이에 있는 바이어스 증폭기(250)는 제 1 및 제 2노드(N1, N2)의 기생 트랜지스터들에 의한 전류 분배 현상을 막아주는 역할을 수행한다. 즉, 제 1 및 제 2 노드(N1, N2)의 기생 캐패시터에 의한 전류 분배(current sharing) 문제를 감소시켜주는 역할을 한다(상기 논문 참조).
본 발명에 의한 상기 챠지펌프 회로(1000)의 특성을 도 5a 및 도 5b를 예를 들어 설명하면 다음과 같다.
도 5a는 제 1 스위치 회로(210)에 속한 스위치 트랜지스터들(MP3, MP4)의 게이트 신호 파형(즉, 제 1 오버랩 클럭 발생기의 출력 파형)이다. 여기서, 실선으로 표시된 파형은 제 1 스위치 트랜지스터(MP3)의 게이트 신호 파형이고, 점선으로 표시된 파형은 제 2 스위치 트랜지스터(MP4)의 게이트 신호 파형이다. 마찬가지로, 도 5b는 제 2 스위치 회로(230)에 속한 스위치 트랜지스터들(MN3, MN4)의 게이트 신호 파형(즉, 제 2 오버랩 클럭 발생기의 출력 파형)이다. 여기서 실선으로 표시된 파형은 제 3 스위치 트랜지스터(MN4)의 게이트 신호 파형이고, 점선으로 표시된 파형은 제 4 스위치 트랜지스터(MN3)의 게이트 신호 파형이다.
도 5a에서, 제 1 스위치 회로(210)에 속한 스위치 트랜지스터들(MP3, MP4)의 게이트 전압 파형을 살펴보면, 상기 트랜지스터들(MP3, MP4)의 게이트 전압 레벨이 모두 "로우" 레벨에서 겹칠 뿐 두 전압 레벨 모두가 "하이"인 경우가 발생하지 않는다. 즉, 상기 트랜지스터들(MP3, MP4)이 모두 "오프" 되는 경우가 발생하지 않는다. 그 결과 전류원 트랜지스터(MP2)의 드레인 전류 통로는 항상 열리게 되므로, 제 1노드(N1)의 전압 변동이 현저히 줄어들어 충전 전류를 일정하게 유지할 수 있다.
마찬가지로, 도 5b에서, 제 2 스위치 회로(230)에 속한 스위치 트랜지스터들(MN3, MN4)의 게이트 전압 파형을 살펴보면, 상기 트랜지스터들(MN3, MN4)의 게이트 전압 레벨이 모두 "하이" 레벨에서 겹칠 뿐 두 전압 레벨 모두가 "로우"인 경우가 발생하지 않는다. 즉, 상기 트랜지스터들(MN3, MN4)이 모두 "오프" 되는 경우가 발생하지 않는다. 그 결과 방전원 트랜지스터(MN2)의 드레인 전류 통로는 항상 열리게 되므로, 제 2노드(N2)의 전압 변동이 현저히 줄어들어 방전 전류를 일정하게 유지할 수 있게 되어 충전 전류와 방전 전류의 차이에 의한 지터를 예방할 수 있다.
도 7a 내지 도 7c는 본 발명에 의한 제 1 및 제 2노드(N1, N2)의 전압 파형과 충전 및 방전 전류 파형을 나타내는 그래프이다. 앞에서 설명한 제 1 및 제 2노드(N1, N2)의 전압 변화량을 살펴보면, 도 7a에서, 제 1노드(N1)에서의 전압의 변화량은 0.152 Vp-p 로, 종래 기술에 의한 전압 변화량 0.467 Vp-p 보다 3배 이상 줄어들었고, 도 7b에서 나타내고 있는 제 2노드(N2)의 전압의 변화량은 0.098 Vp-p 로, 종래 기술에 의한 전압 변화량 0.709 Vp-p 보다 7배 이상 줄어들었다. 그리고, 도 7c를 참조하여 본 발명에 의한 충전 및 방전 전류의 변화를 살펴보면, 같은 양의 충전 및 방전 전류가 서로 대칭을 이루고 있음을 알 수 있다.
따라서, 본 발명에 의한 챠지펌프의 충전 및 방전 전류는 종래 회로에 비해 보다 안정화되었으며, 매칭(matching) 특성이 우수하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 챠지펌프에 클럭 발생 회로들을 사용하여 오버랩 된 클럭 신호들을 각 스위치 회로에 제어 신호로 출력함으로써 상기 제 1 및 제 2노드의 전압 변동으로 인한 충전 및 방전 전류의 차이를 방지하여 노이즈의 근원인 지터를 막을 수 있다.

Claims (4)

  1. 위상 검출기, 챠지펌프, 루프 필터, 전압조정 발진기, 그리고 주파수 분주기를 포함하는 위상 동기 루프의 챠지펌프 회로에 있어서 :
    상기 챠지펌프 회로의 충전을 제어하기 위해 상기 위상 검출기의 제 1 제어 신호를 받아들이는 제 1 입력단과;
    상기 챠지펌프 회로의 방전을 제어하기 위해 상기 위상 검출기의 제 2 제어 신호를 받아들이는 제 2 입력단과;
    상기 루프필터에 연결되어 충전 및 방전 결과를 출력하기 위한 하나의 출력단과;
    상기 제 1 제어 신호를 받아들여 논리 "로우" 레벨에서 서로 오버랩 되도록 한 쌍의 제 1 클럭 신호들을 발생하는 제 1 오버랩 클럭 발생 회로와;
    상기 제 2 제어 신호를 받아들여 논리 "하이" 레벨에서 서로 오버랩 되도록 한 쌍의 제 2 클럭 신호들을 발생하는 제 2 오버랩 클럭 발생 회로; 그리고
    상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 출력단을 충전 또는 방전하기 위한 챠지펌프 수단을 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  2. 제 1항에 있어서,
    상기 제 1 오버랩 클럭 발생 회로는,
    상기 제 1 제어 신호를 받아들여 반전된 신호를 출력하기 위한 제 1 인버터와;
    상기 제 1 제어 신호와 상기 인버터에 의해 반전된 신호를 각각 입력으로 받아들여 각각 상보되는 두 개의 클럭 신호를 출력하도록 서로 교차하여 결합된 제 1 및 제 2 NAND 게이트들과;
    상기 제 1 NAND 게이트의 출력을 받아들여 입력 신호와 같은 위상의 클럭 신호를 출력하는 제 2 인버터와;
    상기 제 2 NAND 게이트의 출력을 받아들여 입력 신호와 반대의 위상의 클럭 신호를 출력하는 제 3 인버터와;
    상기 제 2 인버터의 클럭 신호를 출력하는 제 1 클럭 출력단; 그리고
    상기 제 3 인버터의 클럭 신호를 출력하는 제 2 클럭 출력단을 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  3. 제 1항에 있어서,
    상기 제 2 오버랩 클럭 발생 회로는,
    상기 제 2 제어 신호를 받아들여 반전된 신호를 출력하기 위한 제 1 인버터와;
    상기 제 2 제어 신호와 상기 인버터에 의해 반전된 신호를 각각 입력으로 받아들여 각각 상보되는 두 개의 클럭 신호를 출력하도록 서로 교차하여 결합된 제 1 및 제 2 NOR 게이트들과;
    상기 제 1 NOR 게이트의 출력을 받아들여 입력 신호와 같은 위상의 클럭 신호를 출력하는 제 2 인버터와;
    상기 제 2 NOR 게이트의 출력을 받아들여 입력 신호와 반대의 위상의 클럭 신호를 출력하는 제 3 인버터와;
    상기 제 2 인버터의 클럭 신호를 출력하는 제 1 클럭 출력단; 그리고
    상기 제 3 인버터의 클럭 신호를 출력하는 제 2 클럭 출력단을 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  4. 제 1항에 있어서,
    상기 챠지펌프 수단은,
    제 1 및 제 2 스위치 트랜지스터를 포함하되
    각각의 상기 트랜지스터들이 상기 제 1 오버랩 클럭 신호들을 받아들여 챠지펌프의 충전을 선택하기 위한 제 1 스위치 회로와;
    제 3 및 제 4 스위치 트랜지스터를 포함하되
    각각의 상기 트랜지스터들이 상기 제 2 오버랩 클럭 신호들을 받아들여 챠지펌프의 충전을 선택하기 위한 제 2 스위치 회로와;
    충전원 트랜지스터와 방전원 트랜지스터를 포함하는 전류 공급부와;
    상기 전류 공급부의 충전원 트랜지스터와 상기 제 1 스위치 회로 사이를 연결하는 제 1노드와;
    상기 전류 공급부의 방전원 트랜지스터와 상기 제 2 스위치 회로 사이를 연결하는 제 2노드와;
    상기 제 1 및 제 2 스위치 회로의 제 1 및 제 3 스위치 트랜지스터의 전류 통로를 연결하는 제 3 노드와;
    상기 제 1 및 제 2 스위치 회로의 제 2 및 제 4 스위치 트랜지스터의 전류 통로를 연결하는 제 4 노드; 그리고
    상기 제 3 노드와 제 4 노드 사이에 연결되어 제 1 및 제 2 노드를 바이어스 시키기 위한 바이어스 증폭기를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101295190B1 (ko) * 2010-12-30 2013-08-12 (주)세미솔루션 스위치드 캐패시터 연산증폭기

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