KR100287873B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A fabrication method of a semiconductor device is provided to reduce a GIDL(Gate Induced Drain Leakage) effect generating between a gate electrode and a drain region by forming a thick third oxide layer on an edge portion of a gate electrode. CONSTITUTION: A gate insulating layer(23a), a gate electrode(24a) and a first insulating layer is formed on any of region of a substrate(21) sequentially. The gate electrode is etched in an isotropic etching method using the first insulating layer as a mask. A second insulating layer is formed by using the first insulating layer as a mask. The second insulating layer is etched to form a thick third insulating layer(27) at an edge portion of the gate electrode. A LDD(Lightly Doped Drain) region(28a) and a source/drain region(28b,28c) are formed by implanting an impurity ion using the gate electrode and the third insulating layer as the mask.

Description

반도체 소자의 제조방법Manufacturing method of semiconductor device

본 발명은 반도체 소자에 대한 것으로, 특히 소자가 고집적될수록 게이트전극과 드레인 영역의 사이에서 발생하는 GIDL(GIDL : Gate Induced Drain Leakage)을 방지하기에 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for preventing GIDL (Gate Induced Drain Leakage) generated between a gate electrode and a drain region as the device is highly integrated.

일반적으로 반도체 소자가 고집적화될수록 게이트전극의 길이가 줄어들고 이에따라서 게이트산화막도 얇아지게된다. 이에따라서 게이트전극과 드레인간에 전류가 누설되는 GIDL현상이 나타나게 된다. 이에따라서 소자가 집적화되더라도 게이트 전극의 가장자리에서 전류가 누설되는 것을 방지할 수 있는 방법이 요구되고 있다.In general, the higher the semiconductor device, the shorter the length of the gate electrode, and thus the thinner the gate oxide film. As a result, a GIDL phenomenon occurs in which a current leaks between the gate electrode and the drain. Accordingly, there is a demand for a method capable of preventing current from leaking at the edge of the gate electrode even when the device is integrated.

첨부 도면을 참조하여 일반적인 반도체 소자에 대하여 설명하면 다음과 같다.Hereinafter, a general semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 1d은 일반적인 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a general semiconductor device.

일반적인 반도체 소자의 제조방법은 도 1a에 도시한 바와 같이 P형 반도체 기판(1)에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한다.In a general method of manufacturing a semiconductor device, as shown in FIG. 1A, an active region and a field region are defined in a P-type semiconductor substrate 1 to form a field oxide film 2 in a field region.

이후에 형성될 게이트 전극(4)의 문턱전압을 조절하기 위하여 반도체 기판(1)에 문턱전압 조절용 이온을 주입한다.Threshold voltage adjustment ions are implanted into the semiconductor substrate 1 to adjust the threshold voltage of the gate electrode 4 to be formed later.

도 1b에 도시한 바와 같이 상기 반도체 기판(1)에 제 1 산화막(3)과 폴리실리콘층(4)을 차례로 증착한다. 이후에 상기 폴리실리콘층(4)상에 감광막(5)을 도포한 후 노광 및 현상공정으로 선택적으로 패터닝한다.As shown in FIG. 1B, a first oxide film 3 and a polysilicon layer 4 are sequentially deposited on the semiconductor substrate 1. Thereafter, the photosensitive film 5 is coated on the polysilicon layer 4 and then selectively patterned by an exposure and development process.

도 1c에 도시한 바와 같이 패터닝된 감광막(5)을 마스크로 상기 폴리실리콘층과 제 1 산화막(3)을 이방성 식각하여 게이트 전극(4a)과 게이트 산화막(3a)을 형성한다.As shown in FIG. 1C, the polysilicon layer and the first oxide layer 3 are anisotropically etched using the patterned photosensitive layer 5 as a mask to form the gate electrode 4a and the gate oxide layer 3a.

도 1d에 도시한 바와 같이 상기 게이트 전극(4a)양측의 반도체 기판(1)에 n형 저농도 불순물이온을 주입하여 LDD영역(6)을 형성한다. 이후에 전면에 제 3 산화막을 형성한 후 이방성식각으로 상기 게이트 전극(4a)의 측면에 측벽스페이서(7)를 형성한다. 이후에 상기 측벽스페이서(7)와 게이트 전극(4a)을 마스크로 상기 게이트 전극(4a)양측의 활성영역에 n형 고농도 불순물 이온을 주입하여 소오스영역(8a)과 드레인영역(8b)을 형성한다.As shown in FIG. 1D, the n-type low concentration impurity ions are implanted into the semiconductor substrate 1 on both sides of the gate electrode 4a to form the LDD region 6. Thereafter, after forming the third oxide film on the front surface, the sidewall spacer 7 is formed on the side surface of the gate electrode 4a by anisotropic etching. Subsequently, the source region 8a and the drain region 8b are formed by implanting n-type high concentration impurity ions into the active regions on both sides of the gate electrode 4a using the sidewall spacers 7 and the gate electrode 4a as a mask. .

상기와 같은 일반적인 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.The general method of manufacturing a semiconductor device as described above has the following problems.

소자가 고집적화 될수록 게이트 전극의 길이도 줄어들고 게이트산화막의 두께도 얇아져서 게이트 전극의 가장자리 부분과 드레인 영역 사이에서 전류가 누설되는 GIDL현상이 일어난다.As the device becomes more integrated, the gate electrode becomes shorter and the gate oxide film becomes thinner, resulting in a GIDL phenomenon in which current leaks between the edge of the gate electrode and the drain region.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 GIDL현상을 방지하기에 적당한 반도체 소자의 제조방법은 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method for manufacturing a semiconductor device suitable for preventing the GIDL phenomenon.

도 1a 내지 1d은 일반적인 반도체 소자의 제조방법을 나타낸 공정단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a general semiconductor device.

도 2는 본 발명 반도체 소자의 구조단면도2 is a structural sectional view of a semiconductor device of the present invention.

도 3a 내지 3g는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21: 반도체 기판 22: 필드산화막21: semiconductor substrate 22: field oxide film

23: 제 1 산화막 23a: 게이트 산화막23: first oxide film 23a: gate oxide film

24: 폴리실리콘층 24a: 게이트 전극24: polysilicon layer 24a: gate electrode

25: 제 2 산화막 26: 감광막25: second oxide film 26: photosensitive film

27: 제 3 산화막 28a: LDD 영역27: third oxide film 28a: LDD region

28b: 소오스영역 28c: 드레인 영역28b: source region 28c: drain region

상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 제조방법은 반도체 기판의 소정영역에 게이트절연막과 게이트전극과 제 1 절연막이 적층되도록 차례로 형성하는 공정과, 상기 제 1 절연막을 마스크로하여 등방성식각으로 상기 게이트 전극을 식각하는 공정과, 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판에 제 2 절연막을 형성하는 공정과, 상기 제 1 절연막을 마스크로 상기 게이트 전극 가장자리의 상기 제 2 절연막이 더 두꺼운 두께를 갖도록 제 2 절연막을 식각하는 공정과, 상기 게이트 전극과 상기 제 2 절연막을 마스크로 불순물 이온을 주입하여 LDD영역과 소오스/드레인 영역을 형성하는 공정을 포함함을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of sequentially forming a gate insulating film, a gate electrode and a first insulating film in a predetermined region of a semiconductor substrate, and isotropic etching using the first insulating film as a mask Etching the gate electrode; forming a second insulating film on the semiconductor substrate using the gate electrode as a mask; and thickening the second insulating film at the edge of the gate electrode using the first insulating film as a mask. And etching the second insulating film to have a thickness, and forming an LDD region and a source / drain region by implanting impurity ions using the gate electrode and the second insulating film as a mask.

이와 같은 본 발명은 게이트 전극과 드레인 영역사이에서 전류가 누설되는 것을 막기 위하여 드레인영역과 인접한 게이트 전극(24a)의 가장자리에 좀더 두꺼운 산화막을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a thicker oxide film at the edge of the gate electrode 24a adjacent to the drain region in order to prevent leakage of current between the gate electrode and the drain region.

이와 같은 본 발명 반도체 소자를 도면을 참조하여 설명하면 다음과 같다.Such a semiconductor device of the present invention will be described with reference to the drawings.

본 발명 반도체 소자의 제조방법은 도 2에 도시한 바와 같이 활성영역과 필드영역이 정의된 반도체 기판(21)의 필드영역에 필드산화막(22)이 형성되어 있고, 상기 활성영역의 소정영역에 게이트 전극(24a)이 형성되어 있다. 그리고 상기 게이트 전극(24a)하부에는 게이트 산화막(23a)이 형성되어 있다. 그리고 상기 게이트 전극(24a)양측의 반도체 기판(21)에는 LDD영역(28a)과 소오스영역(28b) 및 드레인영역(28c)이 형성되어 있다. 이때 상기 게이트 전극(24a)의 양측 가장자리부분에 형성된 LDD영역(28a)상에는 제 2 산화막(27)이 소오스영역(28b)과 드레인영역(28c)보다 더 두껍게 형성되어 있다.In the method of manufacturing the semiconductor device of the present invention, as shown in FIG. The electrode 24a is formed. A gate oxide film 23a is formed below the gate electrode 24a. The LDD region 28a, the source region 28b, and the drain region 28c are formed in the semiconductor substrate 21 on both sides of the gate electrode 24a. At this time, the second oxide layer 27 is formed thicker than the source region 28b and the drain region 28c on the LDD region 28a formed at both edges of the gate electrode 24a.

상기와 같이 구성된 본 발명 반도체 소자의 제조방법을 도면을 참조하여 설명하면 다음과 같다.Referring to the drawings, a method of manufacturing a semiconductor device of the present invention configured as described above is as follows.

도 3a 내지 3g는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.

본 발명 반도체 소자의 제조방법은 도 3a에 도시한 바와 같이 활성영역과 필드영역이 정의된 p형 반도체 기판(21)의 필드영역에 필드산화막(22)을 형성한다.In the method of manufacturing the semiconductor device of the present invention, as shown in FIG. 3A, the field oxide film 22 is formed in the field region of the p-type semiconductor substrate 21 in which the active region and the field region are defined.

이후에 게이트 전극(24)이 형성될 활성영역의 반도체 기판(21)의 표면내에 문턱전압 조절용 이온을 주입한다.Thereafter, the threshold voltage adjusting ions are implanted into the surface of the semiconductor substrate 21 in the active region where the gate electrode 24 is to be formed.

도 3b에 도시한 바와 같이 상기 반도체 기판(21)에 제 1 산화막(23)과 도핑된 폴리실리콘층(24)과 게이트전극 형성용 마스크로 제 2 산화막(25)을 차례로 증착한다. 이때 제 2 산화막 대신에 질화막을 도포할 수도 있다.As shown in FIG. 3B, a second oxide layer 25 is sequentially deposited on the semiconductor substrate 21 using a doped polysilicon layer 24 and a gate electrode forming mask. In this case, a nitride film may be applied instead of the second oxide film.

이후에 상기 제 2 산화막(25)상에 감광막(26)을 도포하고 차후공정으로 게이트 전극(24a)을 형성하기 위하여 노광 및 현상공정으로 선택적으로 감광막(26)을 패터닝한다.Thereafter, the photoresist layer 26 is coated on the second oxide layer 25 and the photoresist layer 26 is selectively patterned by an exposure and development process in order to form the gate electrode 24a in a subsequent process.

도 3c에 도시한 바와 같이 패터닝된 감광막(26)을 마스크로 제 2 산화막(25)과 폴리실리콘층(24)과 제 1 산화막(23)을 이방성 식각하여 게이트 전극(24a)과 게이트산화막(23a)을 형성한다. 이후에 감광막(26)을 제거한다.As shown in FIG. 3C, the second oxide film 25, the polysilicon layer 24, and the first oxide film 23 are anisotropically etched using the patterned photosensitive film 26 as a mask to form a gate electrode 24a and a gate oxide film 23a. ). Thereafter, the photosensitive film 26 is removed.

도 3d에 도시한 바와 같이 폴리실리콘층으로 형성된 게이트 전극(24a)을 제 2 산화막(25)을 마스크로 습식각(등방성식각)한다. 이때 게이트 전극(24a)은 제 2 산화막(25)에 접한 상부가 반도체 기판(21)에 인접한 하부보다 좁은 폭을 갖도록 형성된다.As shown in FIG. 3D, the gate electrode 24a formed of the polysilicon layer is wet-etched (isotropically etched) using the second oxide film 25 as a mask. In this case, the gate electrode 24a is formed such that an upper portion of the gate electrode 24a in contact with the second oxide layer 25 has a narrower width than a lower portion adjacent to the semiconductor substrate 21.

도 3e에 도시한 바와 같이 열산화공정으로 상기 게이트 전극(24a)양측의 드러난 반도체 기판(21)에 제 3 산화막(27)을 형성한다.As shown in FIG. 3E, a third oxide film 27 is formed on the exposed semiconductor substrate 21 on both sides of the gate electrode 24a by a thermal oxidation process.

도 3f에 도시한 바와 같이 상기 제 2 산화막(25)을 마스크로 이용하여 제 3 산화막(27)을 버퍼산화막의 역할을 할 수있을 만큼만 남기고 식각한다. 이때 게이트 전극(24a) 가장자리와 접한 제 3 산화막(27)이 게이트 전극(24a)과 필드산화막(22)사이의 제 3 산화막(27)보다 더 두꺼운 두께를 갖도록 식각된다. 이후에 제 2 산화막(25)을 제거한다.As shown in FIG. 3F, the second oxide layer 25 is used as a mask to be etched, leaving only the third oxide layer 27 to serve as a buffer oxide layer. At this time, the third oxide film 27 in contact with the edge of the gate electrode 24a is etched to have a thickness thicker than that of the third oxide film 27 between the gate electrode 24a and the field oxide film 22. Thereafter, the second oxide film 25 is removed.

도 3g에 도시한 바와 같이 상기 게이트 전극(24a) 및 제 3 산화막(27)을 마스크로 이용하여 n형 불순물 이온을 주입하여 LDD영역(28a)과 소오스영역(28b) 및 드레인영역(28c)을 형성한다. 이때 제 3 산화막(27)의 두께 차이를 이용하여 한 번의 이온주입으로도 LDD영역(28a)과 소오스영역(28b) 및 드레인영역(28c)이 형성된다.As shown in FIG. 3G, n-type impurity ions are implanted using the gate electrode 24a and the third oxide film 27 as a mask to form the LDD region 28a, the source region 28b, and the drain region 28c. Form. At this time, the LDD region 28a, the source region 28b, and the drain region 28c are formed even by one ion implantation using the thickness difference of the third oxide film 27.

상기와 같은 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device of the present invention as described above has the following effects.

첫째, 게이트전극과 드레인영역 사이에 누설전류가 발생하는 GIDL현상이 게이트전극 가장자리 부분에 형성된 두꺼운 제 3 산화막에 의해 감소되어 고집적 소자에서도 안정된 동작을 할 수 있다.First, the GIDL phenomenon in which the leakage current is generated between the gate electrode and the drain region is reduced by the thick third oxide film formed at the edge portion of the gate electrode, thereby enabling stable operation even in a highly integrated device.

둘째, 게이트전극 가장자리에 두껍게 형성된 제 3 산화막에 의하여 한 번의 이온주입공정으로 LDD영역과 소오스/드레인 영역을 형성할 수 있으므로 공정을 단순화할 수 있다.Second, since the LDD region and the source / drain region can be formed by one ion implantation process by the third oxide film formed on the edge of the gate electrode, the process can be simplified.

Claims (3)

반도체 기판의 소정영역에 게이트절연막과 게이트전극과 제 1 절연막이 적층되도록 차례로 형성하는 공정과,Sequentially forming a gate insulating film, a gate electrode, and a first insulating film in a predetermined region of the semiconductor substrate; 상기 제 1 절연막을 마스크로하여 등방성식각으로 상기 게이트 전극을 식각하는 공정과,Etching the gate electrode by isotropic etching using the first insulating film as a mask; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판에 제 2 절연막을 형성하는 공정과,Forming a second insulating film on the semiconductor substrate using the gate electrode as a mask; 상기 제 1 절연막을 마스크로 상기 게이트 전극 가장자리의 상기 제 2 절연막이 더 두꺼운 두께를 갖도록 제 2 절연막을 식각하는 공정과,Etching the second insulating film using the first insulating film as a mask so that the second insulating film at the edge of the gate electrode has a thicker thickness; 상기 게이트 전극과 상기 제 2 절연막을 마스크로 불순물 이온을 주입하여 LDD영역과 소오스/드레인 영역을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.And implanting impurity ions with the gate electrode and the second insulating film as a mask to form an LDD region and a source / drain region. 제 1 항에 있어서, 상기 제 1 절연막은 산화막이나 질화막을 사용함을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein said first insulating film uses an oxide film or a nitride film. 제 1 항에 있어서, 상기 제 2 절연막은 열산화공정으로 형성한 산화막임을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the second insulating film is an oxide film formed by a thermal oxidation process.
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